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[VHDL] Diagramme à état



  1. #1
    bouri76

    [VHDL] Diagramme à état


    ------

    Bonjour,

    Je voudrais juste savoir si le diagramme d'état qui correspond à ce code est correcte, car
    j'ai du mal à saisir la ligne:


    " when others=> etat_suivant <= "00"; "

    Merci pour votre aide

    -----
    Images attachées Images attachées

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  3. #2
    stefjm

    Re : [VHDL] Diagramme à état

    Bonjour,
    C'est incorrect car il manque les flèches sur les arcs orientés.
    Vous avez également un choix non exclusif sur votre graphe. (étape 10)

    La syntaxe "when others", permet de décrire tous les autres cas.

    Cordialement.

    Edit : il y a d'autres erreurs en étape 00 et 01. (choix non exclusifs et apparemment confusion entre étape de départ et étape d'arrivée, pas étonnant vu que vos arcs ne sont pas orientés)
    Dernière modification par stefjm ; 06/01/2012 à 23h25.
    Moi ignare et moi pas comprendre langage avec «hasard», «réalité» et «existe».

  4. #3
    demonkyuubi

    Re : [VHDL] Diagramme à état

    Il me semble que la ligne " when others=> etat_suivant <= "00"; " t'indique que si "etat" est autre chose que 00, 01, 10, alors etat_suivant sera égal à 00. Donc si etat=11 (vu que tu n'es que sur 2 bits), tu repasses à l'état 0. Ton diagramme semble correspondre au code.


    Désolé dans le cas où je me serai trompé.
    PS: tu écris mal


    demonkyuubi
    Dernière modification par demonkyuubi ; 06/01/2012 à 23h24.

  5. #4
    jiherve

    Re : [VHDL] Diagramme à état

    Bonjour,
    Le code est correct.
    Le When others intercepte le cas "11" mais aussi tout les autres états possibles d'un ensemble constitué de std_logic, comme il y en a 9 par élément et que seules 3 combinaisons sont explicitement décrites il en reste donc 78!
    Il n'est pas nécessaire d'avoir un else si l'on ne change pas d'état, cela alourdi l’écriture et bouffe du temps de simulation(voir résultats profiling avec Modelsim).
    Ceci dit bien que cela soit la méthode scolaire et celle implémentée dans HDL Designer (Mentor) je n'aime pas trop les machine à états éclatées sur deux process, mais c'est une question de gout.
    JR
    l'électronique c'est pas du vaudou!

  6. #5
    stefjm

    Re : [VHDL] Diagramme à état

    Citation Envoyé par jiherve Voir le message
    Ceci dit bien que cela soit la méthode scolaire et celle implémentée dans HDL Designer (Mentor) je n'aime pas trop les machine à états éclatées sur deux process, mais c'est une question de gout.
    Bonjour,
    Ca tombe bien, j'allais demandé s'il y avait un intérêt de développement à coder avec deux process.
    J'ai toujours enseigner le truc qu'avec un seul process pour l'évolution du graphe.
    Cordialement.
    Moi ignare et moi pas comprendre langage avec «hasard», «réalité» et «existe».

  7. A voir en vidéo sur Futura

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