Bonjour à tous,
Je viens de débuter en VHDL et je dois faire un programme qui envoie en sortie un std_logic_vector après calcul sur l'entrée.
Ma question est :
Comment dois je faire pour que sa taille soit un paramètre variable défini seulement lors de l'instanciation?
Merci.Code:entity reg is generic(taille : positive range 1 to 50) ; port ( d, clk, rst : in std_logic; q : out std_logic_vector(taille-1 downto 0) ); end reg ; architecture comportementale of reg is -----operations de calcul end comportementale; architecture structurelle of reg is component cptReg is generic(taille : positive range 1 to 50) ; port ( d, clk, rst : in std_logic; q : out std_logic_vector(taille-1 downto 0) ); end component cptReg; begin Inst_reg : cptReg generic map(taille => 28) port map (d =>d, clk => clk, rst => rst, q =>q); end structurelle;
Patrick
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