VHDL-Basys2 extraire l'unité et la dizaine d'un nombre à 2 chiffres

[invite2903772b]

Bonjour,

mon problème est assez simple, j'ai un nombre en natural compris entre 0 et 31 (convertit d'un vector 5bits) et je voudrais extraire le chiffre des unités et celui des dizaines dans le but de l'afficher sur un afficheur 7segments. tout mon code est pret et pour la parti calcul, je pensais faire un banal modulo 10 et une division par 10. sauf que là ISE Design me sort 2 erreurs : la division et le modulo ne peuvent être effectués qu'avec des puissance de 2. je n'accorde pas d'importance au temp et je ne suis pas contre écrire ces fonctions, mais ça serait vachement fastidieux donc je voulais savoir s'il n'y avait pas une astuce pour mon cas.

J'ai déjà résolu une partie du problème : si j'arrive à avoir les unités, je peux avoir les dizaines en faisant :
dizaine := (nombre - unite) / 8
cela tombe juste jusqu'à 34 qui est au dessus de mon maximum.

merci d'avance de votre aide.
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[remy01]

Salut,
tant que le nombre est supérieur ou égal à 10, tu retranches 10 et incrémente un compteur qui va te donner les dizaines.
Le dernier reste te donne les unités.

[invite2903772b]

merci, c'est une très bonne idée je teste ça dans la soirée

[invite2903772b]

j'essaye cette méthode mais pour une raison inconnue j'ai une erreur : Loop has iterated 64 times. Use "set -loop_iteration_limit XX" to iterate more. alors qu'il doit y avoir au maximum 3 itérations
la condition est juste et lorsque j'initialise "nombre_temp" par une valeur et non par mon entrée, le programme compile sans erreur.
donc je me dis que le composant est mal connecté sur mon bloc au dessus, mais pourtant voilà le code :

bcd_conv1: entity work.bcd_converter(Behavioral) port map(nombre=>"10000", unite=>hexa0, dizaine=>hexa1);

(avec hexa0 et hexa1 deux signaux qui vont dans un autre bloc pour l'affichage sur des 7segments)
et le code du module :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity bcd_converter is
port ( nombre : in std_logic_vector (4 downto 0);
unite, dizaine : out std_logic_vector (3 downto 0));
end bcd_converter;

architecture Behavioral of bcd_converter is
begin

process(nombre)
variable nombre_temp, dizaine_temp : natural;
begin
nombre_temp := to_integer(unsigned(nombre));
dizaine_temp := 0;

while nombre_temp > 9 loop
nombre_temp := nombre_temp - 10;
dizaine_temp := dizaine_temp + 1;
end loop;

unite <= std_logic_vector (to_unsigned(nombre_temp, 4));
dizaine <= std_logic_vector (to_unsigned(dizaine_temp, 4));
end process;

end Behavioral;

[A voir en vidéo sur Futura]

[invite2903772b]

c'est bon j'ai résolu le problème en changeant les variables temporaires de natural à integer