code avec xilinx

[fsoni]

Salut,
Je viens d'écrir le code si-dessous sur ModelSim (avec VHDL), puis en le mettant dans xilinx project navigator, il me retourne des erreurs inattendus, quelqu'un peut m'aider SVP ou si vous avez les régles sur xilinx envoyer moi un lien

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;
package type_pkg is
 type matrix is array(0 to 2,0 to 2) of bit;
end package type_pkg;

use work.type_pkg.all;
entity matrice is
 port (
  a:in std_logic;
  tab : in bit_vector(0 to 8);
  tab2: out bit_vector(0 to 8);
 clk : in integer;
reset:in integer
  );
end  matrice;
 
architecture arch_matrice of matrice is
  signal mat: matrix;
  signal mat2: matrix;
  signal  i,j : integer range 0 to 2;
 
begin 
process(reset,clk,mat,tab)
begin
   if (reset = '1') then 
    mat <= (others => (others =>'0')); 
    i <= 0;
    j <= 0;
    tab2 <= (others =>'0');
   elsif (clk'event and clk= 1)then
     
     mat(i,j)<= tab(i*3+j) ; 
    if j < 2 then 
      j <= j+1;
    else
      j <= 0;
      if i < 2 then
        i <= i+1;
      else
        i <= 0;
      end if;
    end if;
  end if;
 
end process;
end arch_matrice;

il m'affiche des erreurs dans la ligne

 mat <= (others => (others =>'0'));

aussi il n'accepte pas la boucle if
de plus il n'accepte pas l'affectation suivante(affectation à une matrice à partir d'un tableau :

mat(i,j)<= tab(i*3+j) ;

Rep SVP
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[ingegnere]

Salut,

il faut écrire : mat<=(others=>'0');
pour le IF : (clk'EVENT AND clk = '1') tu as oublié ' ' pour le 1
l'autre perso, j'ai jamais fais une affectation à une matrice, je ne peux pas t'aider.