interface en logique câblée avec xilinx

[invitec17d10f9]

Je dispose de 128 entrées logiques et je souhaite faire l’acquisition des ces informations à travers le port parallèle du PC.
L’acquisition des données se fait dans un format de 4 bits.
La permission d’écriture est donnée par le bus d’adresse à l’adresse 3F9, celle de la lecture est donnée à l’adresse 3F8.

Je veut réaliser une interface en logique câblée qui répond à ce cahier de charge.

s'il vous plait je serait très reconnaissant si quelqu'un peut me guider ou m'aider à faire cette interface logique , c'est très urgent pour moi ,sachant que je travaille avec xilinx .
Merci encore .
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[Jack]

Il faut que tu synthétises un multiplexeur qui va permettre d'aiguiller des blocs de 4 bits.

Pour la commande d'aiguillage, il faut donc 128 / 4 = 32 combinaisons différentes. Les 8 bits de données du port parallèle seront donc largement suffisants puisque 6 bits suffiront.

A+

[invitec17d10f9]

Avant tout je vous remercie Jack pour votre réponse , mais j'ai un petit problème je j'ai suis pas très fort dans ce domaine de circuit logique et que j'ai pas bien compris votre solution . Si tu peut me simplifier un peu je serait très reconnaissant .

[DAUDET78]

L’acquisition des données se fait dans un format de 4 bits.

Oui et non, en mode EPP, l'accès en entrée du port LPT peux se faire sur 8bits

La permission d’écriture est donnée par le bus d’adresse à l’adresse 3F9, celle de la lecture est donnée à l’adresse 3F8.

Ca , c'est en interne du PC pour accéder au port LPT . Depuis Window 2000 et suivant, ce n'est plus possible. il faut passer par une DLL ( par exemple inpout32.DLL )

inpout32.DLL http://www.stielec.ac-aix-marseille....bati/inout.htm
LPT1 http://www.stielec.ac-aix-marseille..../centronic.htm
LPT1 EPP http://www.beyondlogic.org/epp/epp.htm
I/0 LPT http://www.coagul.org/spip.php?article356

[A voir en vidéo sur Futura]

[Jack]

Avant tout je vous remercie Jack pour votre réponse , mais j'ai un petit problème je j'ai suis pas très fort dans ce domaine de circuit logique et que j'ai pas bien compris votre solution . Si tu peut me simplifier un peu je serait très reconnaissant .

C'est étonnant de devoir faire de la logique sur FPGA sans avoir aucune base. Tu dois programmer en VHDL?

Il faut que tu te renseignes sur les multiplexeurs (MUX) en premier lieu. Pour faire simple, il s'agit d'un aiguillage qui va te permettre de sélectionner un signal parmi 32. Avec 4 MUX, tu pourras ainsi sélectionner 4 signaux parmi 128.

DAUDET te signale également que tu peux réduire le nombre de MUX en augmentant le nombre d'entrées du port // en abandonnant son mode SPP.

A+