Réduire les CLB occupés dans un FPGA

[ahilali]

Salut les amis; je voudrai savoir comment peut-on réduire le nombre des CLB occupés dans un FPGA, s'il vous plait??
merci d'avance
-----

[luc_1049]

bonjour

A notre époque il y a fort à parier que vous en ayez suffisament, sauf à avoir sous dimensionner.

Normalement le logiciel de routage du fpga optimise la conception.

Vous devriez préciser quelle cible fpga vous avez .

Ce qui peut prendre de la place c'est l'utilisation de registre, voir d'horloge différente ce qui est à éviter pour ce dernier point autant que possible.

cdlt

[vincent66]

Bonjour,
Avec le premier logiciel Xilinx que j'ai utilisé il y a 20 bonnes années on pouvait tout éditer manuellement en plus du routage automatique, quelques rares fois ça m'a permis d'optimiser un design mais actuellement c'est totalement obsolète ...

Vincent

[ahilali]

Merci les amis pour vos réponses, ce que je cherche mois c'est des conseils pour le codage VHDL/Verligo pour éviter l'utilisation de logique qui ne sert à rien parce que à l'étape ou on fait le routage les CLB sont déjà rempli donc je pense que l'optimisation peut se faire en amont avant le partitionnement, placement et routage.
nn?

[A voir en vidéo sur Futura]

[vincent66]

A priori actuellement VHDL/Verilog élimine les redondances par des algorithmes très poussés...
Pour ma part les très rares fois que je dois utiliser un composant logique programmable je commence par un schéma bloc avec papier et crayon, ce qui me permet d'avoir une vue globale d'un simple coup d'oeil et de commencer par une simplification maximale...
Mais je me permets de penser que votre fpga est dès le début sous-dimentionné...

[jiherve]

Bonsoir,
Pour réduire la logique il faut commencer par bien dimensionner les variables/signaux ne jamais perdre de vue que en VHDL un "integer" non contraint c'est 32 bits!
JR