FPGA cyclone 4 I/O 5v to 3.3v !

[dr4gon993]

Bonjour a vous j'ai un nouveau sujet, dont la réponse m’échappe.

Jai une carte de0 nano de Altera avec des IO je sais que les signaux sont du LVTTL et LVCMOS moi jai du 5V que je veux faire arrivé sur ces entrée je sais que je dois faire une adaptation de tension de 5 vers 3.3

Dans la doc ils disent Voltage input max 3.6V du coup jai vue qu'il y avait plein de solution:

1 résistance en série ... ( honnêtement sachant pas la résistance de l’entrée i/o on peut pas faire ca au pif ?)
1 pont de résistance pour adapter le niveau ( ca je comprend mieux)
1 un étage a mosfet en amont de l'entrée pour convertir le 5 en 3.3 l'avantage c'est que c'est bidirectionnel cf:
http://ejenn.free.fr/images/Conversi..._i2c_fet_3.png

Voila je vous demande en faite quel est la meilleur solution sachant que je travail en continu y a pas de fréquence.
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[jiherve]

Bonsoir,
Si les signaux sont lents, le pont est une bonne solution autrement il existe des buffer bidir qui font ça:http://www.ti.com/lit/an/scea021a/scea021a.pdf.
JR

[dr4gon993]

J'arrive pas à ouvrir le pdf de mon téléphone je regarde demain merci je pense opter pour le pont dans cette appli mais les buffer minterresse

[dr4gon993]

donc 2 résistance exemple 1k et 2k
Avec ce système on peut monter a quel fréquence ? la 100ene de khz ? ( c'est juste pour savoir)


j'ai une autre question
jai un reset auto au niveau bas sur l'alimentation on/off réalisé avec une résistance + capa et un bouton pour shunter la capa si on veux re reset par la suite.

si je veux gardé l’intégrité de mon reset autrement dit son temps je passe par un ampli ? qui le met en forme entre 3.3 et 0 et non pas 5 et 0 ?

merci

[A voir en vidéo sur Futura]

[dr4gon993]

bon jai juste inversé mon pont et mon rc je lavais pas placé dans le bon sens pas besoin daop

[Antoane]

Bonjour,

1 résistance en série ... ( honnêtement sachant pas la résistance de l’entrée i/o on peut pas faire ca au pif ?)

L'entrée du boitier attaque une porte CMOS, c'est à dire une capacité, dont l'impédance d'entrée est infinie (en continu). Une unique résistance série ne devrait donc pas fonctionner.
Cependant, il y a également des diodes en interne, entre chaque broche du composant et le Vcc (cathode au Vcc), qui font que la tension maximale pouvant être appliquée en entrée du block d'IOs considérés du FPGA est de 0,7V au-dessus du Vcc (ici 3.3V) -- à condition que le courant soit limité, sans quoi tu détruis la diode et, par suite, le FPGA. Tu peux donc relier une sortie 5V à une entrée 3.3V à condition d'intercaler une résistance en série. La valeur est choisie en fonction du courant maximal acceptable par la diode, le courant max disponible sur la sortie 5V, la vitesse et (éventuellement) les pertes admissibles.
Cette solution a l'avantage d'être bidirectionnelle si la tension minimale pour qu'un bit soit lus comme un 1 par le circuit 5V est inférieure ou égale à la tension minimale envoyée en tant que 1 par le circuit 3.3V (à relire deux ou trois fois pour être sûr ).
L'inconvénient de cette technique est qu'elle oblige à continuellement utiliser ces diodes, dites "clamping diodes", ce qui n'est pas toujours "apprécié".

La bidirectionnalité du pont diviseur est (quasiment) la même que celle de la résistance unique.

1 un étage a mosfet en amont de l'entrée pour convertir le 5 en 3.3 l'avantage c'est que c'est bidirectionnel cf:
http://ejenn.free.fr/images/Conversi..._i2c_fet_3.png

Le BS170 ne convient pas, il faut un transistor dont la Rds_on est spécifié @Vgs=3.3V.
Vérifier également que le circuit alimenté en 3.3V lit 0 jusqu'à au moins 0,8V.
Ca me semble quand même lourd et pas très propre pour pas grand chose...

donc 2 résistance exemple 1k et 2k
Avec ce système on peut monter a quel fréquence ? la 100ene de khz ? ( c'est juste pour savoir)

Le problème vient du filtre causé par la résistance et la capa parasite du montage.
La vitesse max dépend donc de la résistance équivalente R=R1//R2 (R1 et R2 les résistances du pont) et de la capa d'entrée du composant (en général entre 5 et 10pF) + la capa parasite du routage entre la sortie du pont diviseur et l'entrée du récepteur.
Note qu'il est préférable de souder R1 et R2 proche du composant récepteur, de manière à limiter la capa parasite du routage intervenant dans le filtre.
In fine, avec une résistance R1=1k et R2=2k, R~670Ω et 10pF, tu as un filtre de fc~24MHz, tu peux donc transmettre au moins jusqu'à 3MHz, probablement davantage, à voir en fonction des niveaux exacts d'entrée/sortie des composants et des vitesses des transitions.