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Chronogramme d'une bascule D



  1. #1
    simo8pi

    Cool Chronogramme d'une bascule D


    ------

    Bonjour
    j'ai une petite question concernant le chronogramme de la sortie Q d'une bascule D suivant une entré aléatoire a.
    je sait que la sortie q va recopier la valeur de a quand l'horloge passe par un front montant mais je sait pas ce qui'il va passer quand a la date ou l'horloge passe par le front montant coïncide avec un changement de valeur de a?
    Merci!

    -----

  2. #2
    DAUDET78

    Re : Chronogramme d'une bascule D

    Bonjour simo8pi et bienvenue sur FUTURA
    Citation Envoyé par simo8pi Voir le message
    l'horloge passe par le front montant coïncide avec un changement de valeur de a?
    On sait pas ... c'est un état métastable (Cherche sur google !)

    Il y a moyen de s'en affranchir. C'est quoi ton schéma ? ca sert à quoi ?
    J'aime pas le Grec

  3. #3
    fabang

    Re : Chronogramme d'une bascule D

    Réponse, on ne sait pas ce qui se passe. Pour le savoir il faut que le signal sur l'entrée D respecte le setup time (temps minimum de présence avant le front d'horloge) et le hold time (temps de maintien minimum après le front d'horloge). Si ces timings ne sont pas respecter la sortie est imprévisible et dans le cas le plus grave la sortie change d'état un court instant, ce qui oblige à faire un double échantillonnage avec deux bascules D en série pour éliminer ce problème.

  4. #4
    jiherve

    Re : Chronogramme d'une bascule D

    Bonsoir,
    Le double échantillonnage ne résous pas tous les cas de métastabilité, il faut que la période d'horloge soit supérieure au temps de métastabilité qui est une caractéristique de la famille logique utilisée. Les premières bascules à peu prés efficace à ce niveau furent celles de la série FAST.
    Dans certains cas avec la vieille logique l’état métastable se traduisait par un niveau de tension intermédiaire entre le '0' et le '1' et qui durait plusieurs dizaines de nS.
    La métastabilité est la source de 90% au moins des bug à mèche lente qui trainent dans pas mal de designs logiques, c'est aussi l'erreur classique dans la conception des machines à états.
    Avec les FPGA le piège est au changement de domaines d'horloges, le sommet étant atteint lors du passage entre deux domaines d'horloges différentes mais tout de même synchrones par exemple issues de PLL différentes, çà cela pète après souvent plusieurs mois ou années.
    JR
    Dernière modification par jiherve ; 30/03/2015 à 22h07.
    l'électronique c'est pas du vaudou!

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