Bonjour,
Je suis tout nouveau dans le domaine des FPGA et je me posais la question suivante : est-ce que la fréquence maximale de l'horloge d'un FPGA correspond à sa "fréquence d'échantillonage maximale" des données qui arrivent à ses entrées (en respectant les Lois de Shannon bien sur) ?
Par exemple un FPGA qui a son horloge à 50MHz peut-il traiter des signaux qui arrivent à 20 ou 25MHz par exemple ?
Merci d'avance!
T94
Salut,
En interne tu peux le faire pédaler plus vite avec les PLL.
Si c'est pour sampler des entrées, attention toutefois aux problèmes de synchronisme et temps de propagation interne.
Dans tout les cas, fait une simulation du layout, l'arrangement interne des portes a son importance.
Simplement à cause d'une histoire d’architecture interne, un même design peu ne pas marcher ou marcher selon le routage.
Bonsoir,
50MHZ pour un FPGA c'est faible, les derniers fonctionnent a au moins 10 fois cette valeur, ceci dit pour pouvoir exploiter cette fréquence il faut avoir du métier.
JR
l'électronique c'est pas du vaudou!
Bonsoir,
Et es-tu bien sûr que ces MHz sont bien la fréquence d'échantillonage..?
Ils pourraient bien être divisés par quatre ou huit pour être le masterclock du dsp implémenté...
Et en fait c'est la fréquence d'échantillonage du adc externe qui impose finalement ce que peut le fpga...
Leonardo était ingénieur "sans papier", et moi diplômé juste...technicien...
Bonjour,
hummmm ... Donc j'ai trouvé la datasheet du FPGA auquel je pensais, on y lit :
Input frequency from REFCLK input pins : Min 50 -- Max 156.25 MHz
Data rate (Reciever) : Min 600 -- Max 2500 Mbps
Data rate (Transmitter) : Min 600 -- Max 2500 Mbps
(le vendeur lui il disait : On-board clock oscillator : 50MHz. ... (pour info c'est une carte De0 Nano)
(la datasheet (imbuvable) )
Donc en fait si j'ai bien compris l'horloge interne elle ne sert qu'à synchroniser les composants à l'intérieur ? ... Mais on peut très bien faire sans et aller plus vite sauf que ça demande du savoir-faire ?
Je me posais cette question d'échantillonage car pour un microcontrolleur même si son horloge est à 16MHz par exemple on ne pourras échantillonner maximum qu'à quelques dizaines (voire une petite centaine?) de kHz... sauf que là ca a l'air d'être complètement l'inverse ^^
Concernant le layout je vais voire ca :/ ... mais je pense prendre des vrais cours et trouver des vrais livres là dessus car pour le coup ca m'a l'air bien trop compliqué pour apprendre comme ca grâce à trois tuto sur internet^^
Bonjour
"on board clock oscillator " ne caractérise que la référence de fréquence fournie au FPGA, ensuite il y a les PLL internes qui génèrent des horloge du mêmes bois qui peuvent être utilisées pour échantillonner les signaux d'entrée, l'échantillonnage n'est pas une fonction réservée au ADC, en logique cela arrive dés qu'il fait traiter des ignaux asynchrone, en general il y aura deux bascule cascadées pour tenter de résoudre la métastabilité.
Les data sheet Altera sont très bien faites, mais bien sur il faut être plutôt à l'aise en godon, donc se mettre à l'anglais de façon sérieuse.
JR
l'électronique c'est pas du vaudou!
