[Exercices] computer architecture
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computer architecture



  1. #1
    cedric125

    computer architecture


    ------

    Bonjour besoin d'aide sur cet exercice svpp
    Un processeur dispose d’une mémoire cache à correspondance directe de quatre entrées et de caractéristiques suivantes :
    • Les adresses mémoire sont sur 16 bits ;
    • Chaque mot mémoire fait 32 bits ;
    • La mémoire centrale est adressable par octet ;
    • Chaque entrée du cache contient un bloc de quatre mots.
    1. Quelle est la capacité de la mémoire centrale exprimées en Ko et en K mots ?
    2. Quelle est la taille de l’étiquette ?
    3. Quelle est la taille réelle du cache ?
    Nom : Capture d’écran (417).png
Affichages : 255
Taille : 19,9 Ko

    pour la 1ere question j'ai La capacité de la mémoire centrale est égale à 216 octets, soit 64 Ko, soit 16 K mots.
    pour la deuxieme je suis un peu perdu

    -----

  2. #2
    jiherve

    Re : computer architecture

    bonjour
    ce n'est pas d'une clarté biblique!
    • Les adresses mémoire sont sur 16 bits
    s'il s'agit bien de la mémoire centrale et en tenant compte de:
    • La mémoire centrale est adressable par octet
    donc le lsb d'adresse pointe l'octet celle ci fait donc 64k octets donc 16k mots(on ne fait pas c..r avec les k)
    pour le cache :
    cache à correspondance directe de quatre entrées
    => l'adresse dans le cache est directement déduite de l'adresse réelle on garde les lsb
    • Chaque entrée du cache contient un bloc de quatre mots.
    • Chaque mot mémoire fait 32 bits
    une ligne de cache correspond à 16 octets donc 4 bits d'adresse , les 4 lignes en font deux de plus il reste donc 16 -4 -2 bits = 10 bits pour l'étiquette donc rajoutant les bits de status indispensables (dirty+valid) le cache fait (16*8 + 10 +2)*4 bits = 560 bits.
    si je ne suis pas trompé.
    JR
    l'électronique c'est pas du vaudou!

  3. #3
    cedric125

    Re : computer architecture

    Bonjour mon prof m'a expliqué autrement comme suit
    Un bloc est composé de 4 mots = 16 octets, ce qui suppose que 4 bits sont
    nécessaires pour identifier l’offset dans une adresse.
    Il existe 4 entrées dans la mémoire cache, ce qui suppose que 2 bits seront
    utilisés pour identifier l’index dans une adresse.
    Taille de l’étiquette = Taille adresse – Taille offset – Taille index
    = 16 – 4 – 2 = 10 bits
    La taille réelle du cache est égale à 4 × (1 + 10 + 128) = 556 bits.
    j'ai un doute pour la première affirmation, Dans le stockage de l'information numérique, un mot est égal à 2 octets ou 16 bits.

  4. #4
    jiherve

    Re : computer architecture

    bonsoir
    non il t'a expliqué la même chose , un mot fait 32bits soit 4 octets,j'ai juste rajouté les deux bits de status minimaux (lui un seul de validation je pense) pour gérer un cache:
    dirty : une donnée a été modifiée
    valid : la ligne de cache a bien été rafraichie/lue
    Au départ dirty = 0 valid = 0 logique positive
    le µC réclame une donnée après lecture dirty = 0 valid = 1
    le µC modifie une donnée dirty = 1 valid = 1 sans modification le status ne change pas.
    le gestionnaire de cache flush(vide) celui ci : dirty = 0 valid = 0
    JR
    Dernière modification par jiherve ; 24/05/2021 à 19h49.
    l'électronique c'est pas du vaudou!

  5. A voir en vidéo sur Futura

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