data_fifo_vhdl

[sermarennes]

Bonjour à tous,

Je voudrais s'avoir comment décrire l'architecture d'une fifo pour envoyé et recevoir des données d'un pc à un fpga dont le pont et la carte ftdi601. l'entité du programme est ci-dessous. Bien cordialement

library ieee;
use ieee.std_logic_1064.all;

entity fifo_data is

port (
clk : in std_logic;
OE_N : in std_logic;
WR_N : in std_logic ;
RD_N : in std_logic;
TXF_N : out std_logic;
RXF_N: out std_logic;
BE : inout std_logic_vector (3 downto 0);
DATA : inout std_logic_vector (31 downto 0)
);

end fifo_data;

architecture arch of fifo_data is
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[jiherve]

bonjour,
bien étrange FIFO où entrée et sortie donnée sont confondues , avec les données en inout il faudra nécessairement arbitrer les accès à la mémoire/registres tampon mais pourquoi pas cela revient peu ou prou à une FIFO logicielle.
il faudra donc une mémoire de capacité suffisante (qqs kO) et des générateurs d'adresse pour gérer écriture et lecture ceux ci échangeant bien sur leurs valeurs de pointeur , ainsi que comme déjà mentionné un arbitre d’accès.
Tout ceci ne se code pas en qqs minutes car les FIFO sont une des fonctions logiques les plus ardues à concevoir, néanmoins là comme il ne semble n'y avoir qu'une horloge on échappera au moins aux joyeuseté dues à l'asynchronisme.
Néanmoins la plupart des fournisseurs de FPGA offrent aussi des utilitaires permettant de générer automatiquement ce type de fonction, il faut aller regarder dans les outils de compilation tu devrais y trouver ton bonheur.
JR