Bonjour à tous,
Sur la simulation ci dessous d'un 4013 en astable, un seul de ces 2 schémas fonctionne en réel (et pour info, j'ai câblé les 2 versions.)
Lequel fonctionne d'après vous et pourquoi l'autre ne fonctionne pas?
J'ai bien ma petite idée mais je voudrais confronter vos avis avant de vous la soumettre.
Bonjour,
Le 1 ne fonctionne pas.
A l'établissement de l'alim, Set reçoit un niveau 1, CLR reçoit aussi un 1. SET et CLR à 1 : le premier à atteindre le seuil sur le front montant gagne.
Disons SET vainqueur. Q(CLK) est à 1, CLR est à 1. Pas de changement jusqu'à ce que PRE chute suffisamment.
Le CD4013 bascule. CLR rame pour chuter. PRE remonte immédiatement, ça se passe en un pouillème de ms (de l'ordre de la µs), CLK est donc de nouveau au niveau 1.
Exact!
C'est bien le schéma N°2 qui fonctionne en réalité et pas le N°1
Et c'est aussi comme ça en simulant sous Proteus.
Mélange avec CK et /CK.
Etablissement de VDD : SET et CLR à 1. /Q(CK) à 0 et Q(/CK) à 1. --- Hypothèse ou SET a pris CLR de vitesse.
SET chute suffisamment : /Q(CK) passe à 1. Q(/CK) à 0. SET remonte à 1 immédiatement, Q(/CK) idem. -> impulsion négative sur /CK. 1->0->1
/Q(CK) continue de charger le condo de SET. /Q(CK) à 1. -> 1 seul changement d'état de 0 vers 1.
