Réaligner horloge d'un oscillateur sur un front montant asynchrone

[ATdevice]

Bonjour,

J'utilise un capteur qui se déclenche de façon aléatoire et j'ai besoin de gérer des temps de retard ainsi que la taille d'impulsion en sortie de ce capteur. Actuellement je fais ça avec un générateur 1 GHz (PLL en freerunning) et une flip-flop avec un peu de logique programmable derrière. C'est simple et ça fonctionne, mais j'ai une incertitude (jitter) de 1 ns (période d'horloge) que j'ai besoin de réduire.

J'aimerais donc, au lieu de synchroniser la sortie du capteur avec l'horloge, faire l'inverse. C'est à dire réaligner la fréquence de la PLL sur un front qui n'est pas périodique. J'ai déjà regardé du côté des nouvelles PLL pour les réseaux Ethernet qui utilisent une fonction Sync Pulse, mais ça n'est pas compatible avec mon utilisation car les impulsions nécessitent d'être périodiques, typiquement 1 PPS (1 Pulse Par Seconde).

J'ai également essayé, en bricolant sur breadboard avec ce que j'avais sous la main, de faire un trigger de Schmitt avec un quartz de 10 MHz (on n'est loin du GHz mais bon c'est pour tester des trucs). L'idée était d'utiliser un MOSFET pour shunter momentanément l'entrée du trigger à la masse pour le resetter, dans l'idée qu'il se mette à osciller en phase avec la désactivation du MOSFET (détection sur front descendant au lieu de front montant mais c'est pas un problème). Sauf que ça ne fonctionne pas, je pense que le MOSFET apporte trop de capacité parasite et l'oscillateur ne démarre pas toujours, ou alors pas du tout en phase...

Bref si quelqu'un a une idée qui demande pas un FPGA Telecom à 5000€ ce serait cool ^^
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[jiherve]

bonjour,
une PLL ne fonctionne que sur des signaux periodiques ou au pire pseudo périodiques exemple signaux de synchro TV issus de source analogiques il faut une PLL numérique, mais il y aura toujours un jitter, seule solution grimper en fréquence ou utiliser les deux fronts d'horloges!
A noter que pour traiter un signal asynchrone il faut au minimum 2 bascules suffisamment rapides pour éviter la métastabilité, à 1GHz ce n'est pas trivial.
qu'est ce qui nécessite mieux que la ns?
JR

[ATdevice]

Bonjour

une PLL ne fonctionne que sur des signaux periodiques ou au pire pseudo périodiques

Oui ça c'est la base, mais je pensais pouvoir tricher avec les nouvelles générations de DPLL qui ont des fonctionnalités supplémentaires Sync Pulse et Frame Pulse.

qu'est ce qui nécessite mieux que la ns?

Je me sers du signal du comparateur pour regénérer une impulsion de largeur définie avec un retard programmable sur une plage relativement grande, pour de la mesure de temps de vol (ToF). On trouve des circuits spécialisés dans la gestion temporelle, mais ils ont une plage de l'ordre de la dizaine de ns avec un retard intrinsèque non négligeable qui est d'autant plus important si on cascade les éléments.

On pourrait donc voir mon système comme un monostable rapide. J'ai également besoin d'une cadence de répétition élevée (en théorie la cadence de répétition devraiit être uniquement limitée par le temps pendant lequel le monostable est "bloqué")
Pour le moment le cadencement à 1 GHz est le mieux que je puisse faire à cause des éléments utilisés, mais le jitter de 1 ns devient gênant quand on descend en dessous de 60 ns.

Je pourrais effectivement ajouter un étage "sélecteur + inverseur" pour choisir quel front d'horloge utiliser lorsque le comparateur se déclenche, ce qui pourrait faire descendre le jitter à 500 ps. Mais pour descendre en dessous ça devient vite plus complexe puisque ça implique de dupliquer le signal d'horloge + déphaser chaque voie avant d'attaquer un multiplexeur qui sera verrouillé sur la fréquence qui est le plus en phase avec le comparateur avant d'attaquer le reste de la logique

[polo974]

Donc là on veut une pll qui voit dans l'avenir...
Sinon, le retard min, il est de combien ?

S'il est suffisant pour synchroniser une pll, il "suffit" de synchroniser la pll en direct et de retarder le signal du temps nécessaire pour l'échantillonner avec l'horloge.

[A voir en vidéo sur Futura]

[ATdevice]

Bonjour

Le retard min est de quelques ns si j'utilise une ligne à retard dédiée (du type MC100EP195) mais ça ne laissera pas assez de temps pour faire la mesure de décalage temporel avec un MCU équipé d'une cellule CTMU (Charge Time Measurement Unit), de faire le calcul et d'appliquer la valeur sur la ligne à retard.

J'essaie aussi de voir si je ne peux pas faire quelque chose en analogique avec un comparateur et générateur de rampe relativement rapide (source de courant "high side" avec des PNP RF et un condensateur de faible capacité ou varicap + un transistor NPN RF qui serait en parallèle du condensateur pour le décharger)