pb de declaration
Bonjour, je cherche a créer un demultiplexeur 1 vers 8 avec un bus de 30bits mais je ne sais pas comment declarer ce vecteur:
Signal y: out array(0 to 29)of std_logic_vector(7 downto 0)
cette ligne ne marche pas mais je ne sais où!
Comme je suis un debutant en VHDL j'ai beaucoup de mal.
Si quelqu'un peut m'aider merci!
Voila la totalité:
Library IEEE;
Use IEEE.std_logic_1164.all;
Entity demux is
Port(
Signal sel: in std_logic_vector(2 downto 0);
Signal en: in std_logic;
Signal y: out array(0 to 29)of std_logic_vector(7 downto 0)
);end demux;
architecture behavior of demux is
begin
process(sel,en)
begin
y<="11111111";
if(en='1')then
case sel is
when "000"=>y(0)<='0';
when "001"=>y(1)<='0';
when "010"=>y(2)<='0';
when "011"=>y(3)<='0';
when "100"=>y(4)<='0';
when "101"=>y(5)<='0';
when "110"=>y(6)<='0';
when "111"=>y(7)<='0';
end case;
end if;
end process;
end behavior;
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