projet bts: avis et aide sur mes structures

[pol5700]

voila je suis en projet bts, je doit realiser une fonction detection des demandes de lecture externe ( irda ou rs232). J'aimerai etre aiguillé sur le choix de mes structures, non pas avoir des schema tout fait mais vos avis sur le bon fonctionnement,le choix des composant et vos explications.

tout d'abord je doit réaliser un detection de debut de caractere, je doit donc detecter le front descendant du bit de start.

pour cela je me sert d'une bascule , voila mon schéma.
apres test cela parait correct, mais j'arrive pas a regler l'horloge pour pas que sa detect tous les front descendant du signal d'entrée, moi je souhaite que detecté le front descendant, comment faire cela? faut t'il que j'agisse sur l'horloge ou je doit ajouter un composant? sinon ce shéma rempli bien la fonction voulu?

http://img410.imageshack.us/img410/5363/file0006bh0.jpg

merci
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[pol5700]

Ensuite je doit mémoriser le caractere et deserialiser.
Pour cela j'utilise un registre a decalage ( bascule d ). les bits doivent etre echantillonet et decallé au milieu de leur durée.

voila le schéma que j'ai fait ainsi que les chrono ( fait sur max+plus2)
http://img79.imageshack.us/img79/1666/schmasi4.jpg
http://img140.imageshack.us/img140/3259/chronoxl0.jpg


par contre comment regler bien l'horloge pour que sa echantillonne et decale au milieu de la durée du bit?

merci

[jiherve]

Bonsoir
Ton premier schéma est bon si ton signal d'entrée est positive (repos = 0) cela détectera le premier front si et seulement si tu utilise un signal annexe qui neutralise le détecteur apres le premier front et qui réautorise cette détection après la réception du dernier bit.
(Sur mon schéma c'est le role de la carry du 2emme compteur).
Ton second schéma est difficile à lire mais à en croire ta simul cela marchotte.
Ce qui ne va pas c'est que ton stimuli de data est constitué de pulses trop étroits par rapport à ton horloge , un bit = une période +- 5%.
Encore un petit effort!
JR

[Jack]

Ce qui me gène beaucoup, c'est que les fronts de l'horloge interviennent en même temps que les changements de la donnée. C'est ce qu'il faut éviter à tout prix.

Les fronts d'horloge doivent arriver au milieu de la donné. C'est pour cela qu'il faut prendre une horloge plus rapide et diviser celle-ci comme je l'ai déjà évoqué précédemment.

A+

[A voir en vidéo sur Futura]

[pol5700]

Ce qui me gène beaucoup, c'est que les fronts de l'horloge interviennent en même temps que les changements de la donnée. C'est ce qu'il faut éviter à tout prix.

Les fronts d'horloge doivent arriver au milieu de la donné. C'est pour cela qu'il faut prendre une horloge plus rapide et diviser celle-ci comme je l'ai déjà évoqué précédemment.

A+

oué j'ai tjs un probleme d'horloge!
je trouvé pas le moyen pour la faire arriver au milieu des bit, une horloge plus rapide divisé marcherai? cela ne va pas detecté les front descendant de mes donnée?


en fait mon signal data c'est soir du irda soit du rs232, donc repos a 1 si jme trompe pas, cependant pour rendre le signal positif il me suffi de l'inverser, non?


pour eviter la detection de tout les front je doit jouer avec une carrie, cela marchera comme je le souhaite?

merci

[pol5700]

en fait j'ai pas encore le vitesse de transmission du signal (autre eleve) donc je ne peu regler mon horloge pour le momen, non? elle va dependre de la vitesse du message, je me trompe?

sinon j'ai fait mon compteur par 16, j'arrete de compter a 8 pour etre au milieu mais apres je ne comprend plus que dois je faire avec!

[pol5700]

mais en fait j'ai deja une horloge dans une autre fonction 16 fois plus rapide que celle de transmission du message. j'ai pas besoin du compteur alors?

ou alors je part de cette horloge et je met un compteur?

[Jack]

L'horloge rapide doit être l'horloge maître.

Divisée par 8, c'est elle qui va permettre de scanner les bits lorsque la transmission à commencé.

C'est elle également qui va permettre de détecter le bits start et mettre à 0 le diviseur par 8.

Je pense qu'il faudra une bascule pour mémoriser le start et donc le début de la trame. Cette bascule sera réinitialisée par la mise au repos de la ligne par le bits stop, qui est en fait un bit permettant de resynchroniser l'horloge de réception en permettant la détection d'un nouveau start.

A+

[pol5700]

ok j'ai un peu pret compris les horloge donc je divise quand meme par 8 ! mais apres test sur simul les front se situe pas au milieu des bit!

tu pense qu'il faut que j'ajoute une bascule a la fin? je comprend pas tro comment la mettre en place?

merci

[Jack]

tu pense qu'il faut que j'ajoute une bascule a la fin? je comprend pas tro comment la mettre en place?

Non, je pense qu'il faut mémoriser le fait qu'on est en train de lire la trame de bits.

Le comportement du système est différent pendant l'état de repos et pendant la trame. D'où l'idée de mémoriser cet état.

[pol5700]

en fait il faudrai que quand je detecte un front descendant ( bit de start) je memorise, et quand vien les bit de stop sa detect le nouveau front descendant?
c'est sa qu'il faut faire?

mais commen faire pour detecter le bit de stop?
c'est sa mon pb eviter que sa detect tt les front descendant, les bits de start et ceux du signal

[pol5700]

une simple bascule d pour memo suffirai?

mais sa revien a mon montage avec une horloge bien reglé, non?
http://img410.imageshack.us/img410/5363/file0006bh0.jpg
ou alors il me manque encore une bascule

[Jack]

mais commen faire pour detecter le bit de stop?

il suffit de compter les bits.

une simple bascule d pour memo suffirai?

oui, les circuits logiques programmables (PLD) en regorgent.

J'espère d'ailleurs que tu ne va pas faire tout ça avec de la logique classique, parce que ça va être une usine à gaz. Et si tu dois faire une modif, tu vas devoir te retaper toute la carte.

[pol5700]

lol pour le moment j'essai de trouver les bon schéma, je nage dans les brouillon de chrono et rien a faire, je galere!

compter les bit mais comme il ne sont pas tous au meme niveau, sa depend de la vitesse de transmission?je peu me servir d'un compteur dans ce cas!

je sais pas cmt faire avec les pld donc bon jmen sort comme je peu

[pol5700]

deja ya une question qui me pose probleme!

l'horloge est 16* plus rapide que celle de la transmission du mess, sa veu dire que la periode du mess (1bit de start,8de donée et 2 de stop) est 16* plus grande que l'horloge?

lol je m'embrouille de partout en ce moment!

[Jack]

compter les bit mais comme il ne sont pas tous au meme niveau, sa depend de la vitesse de transmission?je peu me servir d'un compteur dans ce cas!

un bit à 0 ou un bit à 1, c'est toujours un bit

l'horloge est 16* plus rapide que celle de la transmission du mess, sa veu dire que la periode du mess (1bit de start,8de donée et 2 de stop) est 16* plus grande que l'horloge?

Chaque bit de la trame dure 16 bits d'horloge, c'est tout

Au fait, pourquoi 2 stops?

[pol5700]

ha d'acord,j'avais deja cmpris de travers!

les 2bits de stop c'est dit dans le sujet.

donc faut pas que je compte les bit mais les impulsion d'horloge?

[Jack]

oui, c'est une solution.

[pol5700]

ok je voi le truc, je vais essayer de faire quelques chose!

mais style si je detect tout les front au milieu sa me fait mon echantillonage, non?

[pol5700]

me revoila sur ce post!
j'ai reussi a faire les fonction que j'ai mis au debut!
il ne me reste que 3 sous fonction a crée, mais je bute sur une!

elle consiste a verifier l'integralité du caractere et valider.

en gro j'ai mon signal 1bit de start, 8 de donnée et 2 de stop et je cherche a savoir comment verifier que le message recu contien le bit de start et les 2 de stop.

faut t'il jouer sur la detection de front descendant pour le start et la detection de front montant sur le stop? mais comment verifier qu'il y a les 2?

je part sur une bonne idée ou alors je part de travers?

merci

[Jack]

On en a déjà parlé.

il faut détecter le bit start pour initialiser l'horloge de réception.
Il faut générer le nombre de périodes d'horloge nécessaire à la lecture des bits de la trame, ces bits étant stockés dans un registre à décalage.

La fin de la trame, au moment du stop, doit transférer le contenu du registre à décalage dans un registre mémoire afin de pouvoir recevoir l'éventuel caractère suivant.

C'est comme ça que fonctionnent tous les usart. Tu aurais du te renseigner un peu.

PS: tout ça peu être intégré dans le cpld (un altera?)

[pol5700]

lol la ta ma perdu, va falloir que je relise le post!

oué je travail avec un epm7128 de chez altera!

oué je detecte le start, ensuite je stock dans un registre a decalage, sa me permet de deserialisé le signal.
mais apres je voi plus.

[pol5700]

pourrais tu m'expliquer en gros a quoi sert un registre a memoire, cela sert-il a memoriser des données et a les deserialiser?

en fait je comprend pas a quoi sa sert en entrée d'avoir le signal et en sortie d'avoir plusieur fois le meme signal mais decalé dans le temps!

pour ma verification du bit de start et de stop, je doit le faire sur une des sortie et non sur toute?

merci

[Jack]

pourrais tu m'expliquer en gros a quoi sert un registre a memoire, cela sert-il a memoriser des données et a les deserialiser?

Un registre mémoire sert à mémoriser.

Un registre à décalage sert à sérialiser ou à désérialiser.

On associe souvent les deux. Par exemple, une fois la donnée ayant complètement rempli le registre à décalage, on mémorise son contenu afin de pouvoir l'exploiter. Pendant ce temps, une autre donnée peut entrer dans le registre à décalage.

pour ma verification du bit de start et de stop, je doit le faire sur une des sortie et non sur toute?

L'association stop/start ne sert qu'à repérer le début de la trame de bits.

A+

[pol5700]

tu dit une fois la donnée ayant completement rempli le regiqtre a decalage, sa veu dire que j'atten une trame ?

quel signal ira dans le registre a memo? toute les sortie du registre a deca?

[Jack]

tu dit une fois la donnée ayant completement rempli le regiqtre a decalage, sa veu dire que j'atten une trame ?

plutôt que tu viens d'en recevoir une puisque le registre est rempli.

Note que ce que j'appelle une trame dans le cas présent, c'est un start, des bits de donnée, éventuellement un bit de parité et le stop.

quel signal ira dans le registre a memo? toute les sortie du registre a deca?

Uniquement les bits utiles, le start, la parité et le stop ne présentent plus d'intérêt une fois qu'une donnée valide est reçue.

[pol5700]

ok mais je me demandé quel signal sortant du registre a decalage irai sur la memo?
tu dit que les bits utilent mais comment separé les utile des "inutile"? a aprtir de la deserialisation?

car dans mon cas apres deserialisation j'ai 11 signaux.
voir chrono au tout debut du post.

en fait a quoi ressemble un registre a memoire?
j'ai regardé sur google ce matin et rien trouvé en rapport avec l'elec!

[Jack]

ok mais je me demandé quel signal sortant du registre a decalage irai sur la memo?
tu dit que les bits utilent mais comment separé les utile des "inutile"? a aprtir de la deserialisation?

car dans mon cas apres deserialisation j'ai 11 signaux.
voir chrono au tout debut du post.

en fait a quoi ressemble un registre a memoire?
j'ai regardé sur google ce matin et rien trouvé en rapport avec l'elec!

Tout ça c'est du niveau 1ère STI. Revois tes cours sur les bascules D, les registres mémoires, les latch, les compteurs, etc.

Si tu n'as aucune notion sur ces bases fondamentales, je pense que cette discussion va rester stérile.

Voilà de quoi combler tes lacunes .En particulier la section LOGIQUE:
http://perso.orange.fr/xcotton/electron/coursetdocs.htm

[pol5700]

le registre a decalage permet la memorisation, non?

je connai le fonctionnement des bascule et autre, mais j'ai du mal a les assembler et a voir le resultat!