Bonjour a tous, je travaille actuelement sur un FPGA Actel A3P600E pour l'envoi d'un message avec CRC.
En simulation post layout sur ModelSIm le message est envoyé correctement avec son CRC calculé et correct.
Lorsque je place mon vhdl dans le fpga, celui ci m'envoi bien le message correct mais place le CRC à 0 tout le temps. Selon vous d'ou peut provenir cette différence ? De plus lorsque je change la fréquence initiale de 115 kHz, pour la passer à 57.6Khz, le CRC est cette fois correctement envoyé.
Je ne comprends vraiement pas et j'ai besoin de vos conseils, merci d'avance
Smartise73