programme vhdl:besoin d aide

[invite165c4689]

je suis une eleve ingénieur et je prépare mon mini_projet sur la carte DE2,j ai compilé les programmes des composants:uart,registres.il me reste juste la tache d écrire un programme d assignation entre les signaux pour faire la liaison entre les composnats.je l ai écrit mais ca ne se compile pas a chake fois j ai une erreur que je n arrive pas a resoudre ou a comprendre d ou ca vient.pouvez vous me communiquez un exemplaire d un code source ou par exemple on programme une liaison entre deux composants?merci de repondre car vraiment j avance pa
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[invite8f8ffe44]

Salut!

Je n'ai pas de code à porté de main et ça fait un petit moment que je n'ai pas touché à un FPGA. En revanche, je connais assez bien la DE2 j'y ai fait mon projet l'année dernière de traitement d'image en temps réel.
Pour ce qui est d'exemple de code, es-tu allé voir sur opencores.org?
http://opencores.org/browse.cgi/by_category
Je t'ai mis l'adresse de la page où tu trouveras les projets VHDL.
Il y a des tas de projets différents en libre accès. Peut-être y trouveras-tu ton bonheur.
Si ce n'est pas le cas, j'essairai de voir si je n'ai pas un ancien programme chez moi.

Crepuscule3

[invite165c4689]

bon voilà mon code avec les erreurs

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_misc.all;

use work.pkg_util.all;


entity projet is

port(mclkx16:in std_logic;
irrxd:in std_logic;
irtxd:out std_logic;
reset:in std_logic;
parity_error:out std_logic;
framing_error:out std_logic;
overrun:out std_logic;
data:inout std_logic_vector(7 downto 0);
add:in std_logic_vector(1downto 0);
data1:out std_logic_vector(7downto 0)
);
end projet;
architecture A of projet is

component irda_uart
port(mclkx16:in std_logic;
read:in std_logic;
write:in std_logic;
irrxd:in std_logic;
irtxd:out std_logic;
reset:in std_logic;
rxrdy:out std_logic;
txrdy:out std_logic;
parity_error:out std_logic;
framing_error:out std_logic;
overrun:out std_logic;
data:inout std_logic_vector(7 downto 0)
);

end component;

component memoire

port(
mclkx16:in std_logic;
reset:in std_logic;
rxrdy:in std_logic;
data:in std_logic_vector(7 downto 0);
add:in std_logic_vector(1downto 0);
data1:out std_logic_vector(7downto 0);
read:out std_logic

);


end component;
begin

U0:irda_uart

port map(mclkx16=>mclkx16,
reset=>reset,
irrxd=>irrxd,
irtxd=>irtxd,
data=>data,
parity_error=>parity_error,
framing_error=>framing_error,
overrun=>overrun
);

U1:memoire

port map(add=>add,
data1=>data1

);
end A;


le compilateur me dit qu il faut assigner les signaux read et write alors que j les ai pa défini comme signaux de mon projet


c est koi alors l' erreur?