bonjour, en septembre je comencerai a preparer mon projet de fin d'etudes , j'un le choix entre deux langages pour programmer les FPGA , soit VHDL ou VERILOG , quelle est la diferrence entre les deux , je doit commencer a etudier l'un des deux. merci
Salut
Tout d'abord chaque langage à ses propres avantages et inconvenients
voici ce lien
http://www.angelfire.com/in/rajesh52/verilogvhdl.html
En france, la quasi totalité des développeurs FPGA code en VHDL.
Aux états unis, c'est l'inverse.
Je te préconiserai donc le VHDL (si tu travailles en france)
bonjour
meme dans les sites internet souvent tu peut trouver des codes source ecrits en VHDL ,meme lorsque tu lit la definition de FPGA tu trouve qu'ils utilisent souvent le VHDL pour la programmation et rarement le verilog,donc peut etre il sera plus facile d'utiliser le VHDL.
bonne chance pour ton PFE
