Bonjour à tous, je suis un débutant de l'outil xilincs, mais j'ai réussi quand même à synthértiser mon code vhdl. Mon probléme c'est que je ne sais toujours pas comment extraire des différents rapport que j'ai obtenu les informations suivantes:
la taille de mon interface (la taille occupé).
le nombre des cellules.
l'équivalence porte (asic - FPGA).
Merci d'avance.
N.B: j'utilise vitrex 4, XC4VLX60.
-----