Bonsoir tout le monde!
Me voila confronté à un nouveau probleme!
En effet, dans le cadre de mon projet, je dois réaliser une horloge cadencé à 20MHz.
Cette horloge est destinée à etre utilisé pour un FPGA ( de la gamme IGLOO de chez ACTEL)
Le choix de ce composant (FPGA) à été fait en raison de sa faible consommation. ( Alimentation en 1.2V ).
Le projet comporte un impératif : sa consommation. Ce projet doit consommer le moins possible.
Cette fameuse horloge, vous l'aurez compris doit évidemment consommer le moins possible ( < à 1mA ).
Je ne sais pas trop comment la concevoir et vers quelle structure m'orienter (Quartz 20MHz + Inverseur, Montage Collpits, ...)
C'est sur ce point dont j'aurais besoin de votre aide pour éclairer ma lanterne.
Auriez vous une idée de comment la concevoir? Auriez vous croisé ce genre de problématique dans l'un de vos projets?
Si vous avez besoin de plus amples informations sur cetains points, n'hésitez en aucun cas!
Merci d'avance
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