Bonjour,

j'ai un driver des port parallèle en verilog qui a été généré
automatiquement par un outil de type "wizard".
Voici le code généré: http://pastebin.com/f196e46c9

Le problème est qu'il faudrait que j'inverse les 16 premiers bits,
c'est à dire que les bits vont de 36 à 16 puis de 0 à 15 (parce que
ces bits servent à un bus de données et qu'il est inversé, il faut
donc que je fasse des rotations a chaque lecture/écriture en C ce qui
crée une grosse perte de performances).

J'ai essayé pas mal de modifs mais je n'y arrive pas, je connais très
mal le verilog et à peine mieux le VHDL donc je fait appel à vos
lumières.

Merci.