convertir une instruction de verilog en vhdl

invite8c6f844d · 26/07/2009, 15h20

bonjour a tous,
qui peut m'aider à convertir cette instruction de Verilog en VHDL:

`define EXTEND_CODE 16'hE0

j'ai pas compris la signification de "16'hE0"

merci d'avance

**jiherve** · 26/07/2009, 16h14

Bonjour,
cela défini je pense une constante 16 bits dont la valeur est 0xE0 (notation hexa c).
Comme je n'étais pas sur je suis allé piocher ici:
http://iroi.seu.edu.cn/books/asics/B...11/CH11.02.htm
JR

invite8c6f844d · 26/07/2009, 16h50

Merci jiherve pour votre réponse,
mais est ce que vous pouvez m'aider à convertir cette instruction en VHDL

invite8c6f844d · 26/07/2009, 16h58

bon , après un peu de réflexion je crois que la conversion de cette instruction `define EXTEND_CODE 16'hE0 est la suivante :

constant EXTEND_CODE : integer :=224;
--puisque E0 en hex = 224 en décimal

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invite8c6f844d · 26/07/2009, 20h23

salut,
j'ai trouvé aussi des autres instructions :

assign clk = var?1'bZ:1'b0;
assign data2 = data?1'bZ:1'b0;

j'ai pas compris la signification du point d'interrogation ( ? ) et que ce qu'il veut faire par cette affectation..

**jiherve** · 26/07/2009, 20h54

Bonsoir,
comme je ne sais pas je farfouille et cela donne çà:
http://www.asic-world.com/verilog/synthesis3.html
donc je pense que c'est équivalent à un when ou un if

JR

invite8c6f844d · 26/07/2009, 22h56

Merci jiherve pour la réponse qui m'a aidé à trouver le truc

Oui c'est l'instruction when

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