VHDL : Multiplication signée

[invite1a47bfa2]

Bonjour à tous,

j'aurais besoin svp d'un éclaircissement en VHDL

je cherche à multiplier:

SIGNAL A : std_logic_vector (7 downto 0); --signé forme 0 0.000000

par

SIGNAL B : std_logic_vector (15 downto 0); --signé forme : 0 000000000.000000

je vois deux possibilités :

1. je multiplie directement. Du coup, le résultat sera sur 24 bits
SIGNAL Res : std_logic_vector (23 downto 0); --signé forme :
0 00000000000.000000000000[/I].

Est ce possible de multiplier deux std_logic_vector de longueur différente?

2 . Si (1) n'est pas possible, alors extension du signe pour A jusqu'à atteindre 16 bits et résultat sur 32...

Res (31 downto 0) <= ((A(7)&A(7)&A(7)&A(7)&A(7)&A(7 )&A(7)&A(7)&A(7 downto 0)*B(15 downto 0))

Quelle est la bonne solution SVP?
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[invite0dc67c1e]

salut
j ai plus trop de pratique de vhdl mais je crois qu on ne multiplie pas des vecteurs de taille differentes.

si tu inclus la bibliotheque std_logic_arith, tu peux faire une multiplication classique (a*b) je crois

j espere t avoir aidé
a plus

[jiherve]

Bonsoir,
Tu peux multiplier deux quantités de longueurs différentes, à toi de tracer la position de la virgule.
Tout dépend ensuite de l'efficacité du compilateur et des ressources hardware disponibles.
std_logic_arith est obsolete utiliser Numeric_Std.

JR