Vhdl

[invited701b211]

Bonjour,

Je suis en train de coder un composant en VHDL et pour se faire, j'ai besoin de racorder deux composants entre eux. Le problème est que la sortie du premier est codée sur 8 bits alors que l'entré du second est codée sur 64 bits.
Comment faire pour ajouter suffisamment de zéros à mon premier signal ?
J'ai essayé par concaténation mais je n'y suis pas arrivée.

Le problème se pause également dans l'autre sens : une fois sortie de mon composant en 64 bits je dois de nouveau repasser le signal en 8 bits.

Merci d'avance.
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[jiherve]

Bonsoir,
assez rigolo comme usage!
signal toto : std_logic_vector(7 downto 0);
signal titi : std_logic_vector(63 downto 0);
constant tata : std_logic_vector(55 downto 0) := (others => '0');
Begin
titi <= (tata & toto);-- aligné sur lsb
ou
titi <= (toto & tata );-- aligné sur msb
end;
dans l'autre sens:
toto <= titi(7 downto 0);-- lsb
ou
toto <= titi(63 downto 56);-- msb
JR

[invited701b211]

Merci beaucoup, débutant en vhdl je ne voyait pas du tout comment faire.

[stefjm]

Bonjour,
Je préfixerais les noms de variable avec leur type pour ne pas me mélanger les pinceaux :
Par exemple :

  signal stv8Toto : std_logic_vector(7 downto 0);

Cordialement.

[A voir en vidéo sur Futura]

[invited701b211]

C'est en effet une bonne idée. Merci du conseil.

[invite0a7d2e9a]

sans vouloir vous offenser :
moi je ferais plus simplement :

titi(7 downto 0) <= toto;
ou
titi(24 downto 14) <= toto;
ou
titi(20 downto 13) <= toto;
ou
...
enfin ce qui vous chante

[invited701b211]

Mais dans ce cas là, les autres bits seront initialisés à zéro ?

[stefjm]

titi(24 downto 14) <= toto;

Toto n'est pas de bonne taille, d'où l'intérêt du préfixe qui donne le type et la taille.

Mais dans ce cas là, les autres bits seront initialisés à zéro ?

Non bien sûr, d'où l'intérêt de la concaténation.

[invited701b211]

Merci beaucoup pour toutes vos réponses !

[jiherve]

Bonsoir,

sans vouloir vous offenser :
moi je ferais plus simplement :

titi(7 downto 0) <= toto;
ou
titi(24 downto 14) <= toto;
ou
titi(20 downto 13) <= toto;
ou
...
enfin ce qui vous chante

Oui et cela produit de la daube comme celle que je suis malheureusement obligé de corriger tous les jours.
Le VHDL est un langage fortement structuré et typé mais le résultat ne vaux pas plus que la façon qu'on a de l'écrire.
une autre façon correcte de l'écrire est:
begin
titi <= (others => '0');
titi(7 downto 0) <= toto;
end;
C'est une affectation concurrente, l'un des must de ce langage.
Sans vouloir t'offenser.
JR