Quartus .sdc

[indri]

Bonjour à tous,

J'utilise quartus et dans un de mes codes, j'ai des violations de timing d'une clock venant d'une pll interne au Fpga. D'après ce que j'ai pu lire sur des documents provenant d'Altera, je peux utiliser la commande "derive_pll_clocks" à insérer dans un fichier .sdc à rajouter au projet pour résoudre le problème.

Mais bon j'ai jamais fait ca et donc j'ai fait naivement "nouveau fichier->sdc " , tape la commande enregistrer et lancer la compilation.
Mais il a pas l'air de prendre le fichier en compte pour la compilation.

Donc je demande une aide pour soit comprendre comment utiliser cette commande "derive_pll_clocks" soit de manière générale comment résoudre des violations de timing...

Merci d'avance pour toute infos!
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[jiherve]

Bonsoir,
un fichier .sdc c'est un fichier de contraintes temporelles, pour le générer de façon simple il faut lancer Timequest(grosse horloge rouge).
Après ouverture double click sur "report setup summary", ne t'occupes pas du résultat.
Ensuite aller dans l'onglet "constraints" choisir "create clock"
renseigne la rubrique "clock name" avec le nom de l'horloge d'entrée de ta PLL , nom exact de la pinoche du FPGA!!
Renseigne la rubrique "period" avec la période de ton horloge
clique sur le bouton à droite de la rubrique "target" une fenêtre s'ouvre, clique sur "list", choisi l'horloge en question et passe là à droite(bouton >), clique sur run .
Retourne dans l'onglet "constraints" et clique sur "write sdc file", cela généra un fichier nomduprojet.out.sdc
Édite le fichiers avec un éditeur (notepad++ par ex) et rajoute la commande "derive_pll_clocks" dans le paragraphe "Create Generated Clock" et sauvegarde sous nomduprojet.sdc que tu iras inclure dans quartus dans l'onglet réservé à timequest (assignments => settings => timequest => sdc file to include+add)

relance la compilation.
Si je ne me suis pas trompé cela devrait contraindre la compilation, ensuite (après compilation) tu relances Timequest, double click sur "report setup summary"
tu devrais avoir une ligne en rouge , highligth,click droit,"report timing", dans la fenêtre cliquer sur le bouton "report timing", cela te donnera les x nœuds ne passant pas.
Je te préviens Timequest c'est un métier,bon courage.
JR

[indri]

Hé un expert!

Bon j'ai essayé ce que tu m'a conseillé mais j'suis tombé sur des choses qui collent pas au scénario.

Ensuite aller dans l'onglet "constraints" choisir "create clock"
renseigne la rubrique "clock name" avec le nom de l'horloge d'entrée de ta PLL , nom exact de la pinoche du FPGA!!
Renseigne la rubrique "period" avec la période de ton horloge

Quand je fais ca j'ai ce warning : " Warning: Incorrect assignment for clock. Source node: iCLK_50 already has a clock(s) assigned to it. Use the -add option to assign multiple clocks to this node. Clock was not created or updated."

Je me dis que ca vient du fait que j'utilise le kit de2-70 d'altera et l'assignement de celui-ci qui est déjà fait correctement (je pense).

Et lorsque j'ourvre le fichier sdc il y a déjà la commande "derive_pll_clocks"

Sinon après re-compilation les erreurs de timing apparaissent différement (piece jointe). Je sais pas trop ce que ca veut dire...

En tout cas merci pour la réponse..

[jiherve]

Bonsoir,
Donc tu avais déjà un fichier.sdc
Le scenario donné ne valait que s'il n'y avait rien.
Le rapport dit qu'il te manque 1,7ns de setup, en clair ton horloge est trop rapide pour ton design.
Solution : identifier le chemin fautif et voir s'il ne peut pas être modifié pour arranger çà, simplification des équations + pipe line.
Il faut éviter les équations comportant un trop grand nombre de termes, sur la DE2_70 c'est un Cyclone, donc pas un foudre de guerre, Fmax raisonnable aux alentours de 100/150MHz.
Ou baisser la fréquence.
Mais sans connaitre le design c'est juste un avis.
JR

[A voir en vidéo sur Futura]

[indri]

Trop rapide carrement...^^
Sinon je travail à 100 MHz et baisser la fréquence va pas trop possible je pense.
Enfin je verrais bien! Merci en tout cas!

[indri]

Je reviens là dessus. Y'a moyen de vérifier qu'il a bien considéré ma sortie de pll comme une clock?

[jiherve]

bonsoir,
oui ne t'inquiète pas la sortie, utilisée, d'une pll est bien considérée comme une horloge.
JR

[indri]

Je reviens là dessus... en regardant les points critiques de l'analyse de timings, y'a moyens que quartus me montre directement dans rtl viewer où ca pose problème?
Parce qu'avec un gros design c'est galère de s'y retrouver...

Merci!

[jiherve]

bonsoir,
cela ne servirait à rien.
normalement dans le rapport Timequest il y a le nom des signaux litigieux.
mais tout de même un petit lien très très utile:
http://www.alterawiki.com/wiki/TimeQuest_User_Guide
JR

[indri]

Merci pour le lien