Interpretation Verilog

[indri]

Bonjour à tous,

J'ai un petit bout de code (non complet) en Verilog que j'essaye de comprendre (connais pas le Verilog).

case (exp)
6'b110101 : //-11 Set data equal to MSBs 
begin 
full_range_real_out[26:0] <= {real_in[15:0],11'b0};
full_range_imag_out[26:0] <= {imag_in[15:0],11'b0};
end
6'b110110 : //-10 Equals left shift by 10 with sign extension 
begin 
full_range_real_out[26] <= {real_in[15]};
full_range_real_out[25:0] <= {real_in[15:0],10'b0};
full_range_imag_out[26] <= {imag_in[15]};
full_range_imag_out[25:0] <= {imag_in[15:0],10'b0};

Pour moi ca fait ca:
-Si exp=-11 alors real_out(26->11)=real_in et le tout les autres bits nuls
-Si exp=-10 alors real_out(26)=real_in(15) (le bit de signe) / real_out(25->10)= real_in et tout les autres bits nuls...

C'est bien ca?
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[indri]

Tant que j'y suis y'a ca aussi

 wire [5:0]	exp_ifft_fft_sum = scaler_sink_valid? ((~exp_ifft+1)+(~fft_source_exp_d1+1)-8) : exp_ifft_fft_sum;		
wire [5:0]	scaler_sink_exp = ~exp_ifft_fft_sum+1;

Mais là aucune idée de ce que ca fait...