Vhdl
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Vhdl



  1. #1
    invite244237cc

    Vhdl


    ------

    salut tout le monde est ce que quelqu'un peut m'aider a resoudre cettre exercice j'ai l'impression qu'il va etre le sujet de mon examen

    Process (A,S)
    variableV : std_logic;
    Begin
    V :=A;
    S <= V;
    V :=S;
    T <=V;
    end Process ;
    Supposer que S vaut ‘0’,e tA change de l’état ‘0’à l’état ‘1’.

    1.Quelle est la valeur de S à la fin du process,avant le delta délai?
    2.Quelle est la valeu rdeV à la fin du process,avant le delta délai?
    3.Après l’exécution du process e taprès le delta délai,S et T prennen tleurs nouvelles valeurs,que valen tS,T et V?
    4.Après la première exécution du process et après le delta délai,que se passe-t-il?

    merci d'avance

    -----

  2. #2
    jiherve

    Re : Vhdl

    Bonsoir,
    juste un petit lien instructif:
    http://comelec.enst.fr/hdl/vhdl_comp...tal.html#temps
    JR
    l'électronique c'est pas du vaudou!

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