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vhdl



  1. #1
    meryemnahas

    vhdl


    ------

    s'il vou splait j ai vraiment besoin de votre aide.je suis une eleve ingénieur je prépare un mini_projet en code vhdl sur la carte DE2 juske la j ai reussi a etablir les codes des composants.mais pour tt le bloc j arrive pas a faire reussir le code ki fait la liaison entre les composants.s il vous communikez moi un exemple de code vhdl qui fait l assignation entre signaux de 2 composants au moins.j ai vraiment besoin de votre aide.merci

    -----

  2. Publicité
  3. #2
    natanoj

    Re : vhdl

    salut tu codes sur quelle plateforme(xilinx , altera ....?), je connais pas les cartes de2.
    Sinon tu sais pas faire les fichiers top level qui instancient tes composants c'est ça ton problème?

  4. #3
    Crepuscule3

    Re : vhdl

    Salut!

    Je ne vois pas très bien ce que tu veux dire? S'agit-il de faire des port map?

  5. #4
    meryemnahas

    Re : vhdl

    j etravaille sur altera.oui mon probleme c est les port map,quand je compile j ai tjrs des erreurs que je comprends pas

  6. #5
    meryemnahas

    Re : vhdl

    et voila mon code
    library ieee
    use ieee.std_lodic_1164.all;
    use ieee.std_logic_unsigned.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_misc.all;

    entity projet is
    port(
    mclkx16:in std_logic;
    reset:in std_logic;
    rxrdy:in std_logic;
    data:in std_logic_vector(7 downto 0);
    add:in std_logic_vector(1downto 0);
    data1:out std_logic_vector(7downto 0);
    read:out std_logic;

    );
    end projet;
    architecture A of projet is
    component irda_uart
    port (mclkx16:in std_logic;
    read:in std_logic;
    write:in std_logic;
    irrxd:in std_logic;
    irtxd:out std_logic;
    reset:in std_logic;
    rxrdy:out std_logic;
    txrdy:out std_logic;
    parity_error:out std_logic;
    framing_error:out std_logic;
    overrun:out std_logic;
    data:inout std_logic_vector(7 downto 0)
    );
    end component;
    type tableau is array(0 downto 3) of std_logic_vector(7 downto 0);
    signal matrice:tableau;
    signal i:std_logic_vector(1 downto 0);
    signal read_reg,s_read:std_logic;
    begin
    u0:irda_uart
    port map(mcklx16=>mclkx16,
    reset=>reset,
    read=>read,
    rxrdy=>rxrdy,
    data=>data
    );
    read<=s_read;
    process(reset,mclkx16,rxrdy,rx data)
    begin
    if(reset='1')then
    s_read<='0';
    i<='00';
    read_reg<='0';
    elsif(mclkx16'event and mclkx16='1')then
    read_reg<=s_read;
    if(rxrdy='1')then
    s_read<='0';
    end if;
    if read_reg='0' then
    matrice(conv_integer(i))<=data ;
    i<=i+1;
    end if;
    end if;
    end process;
    process(mclkx16,reset,add)
    begin
    if (reset='1')then data1<='Z';
    elsif(mclkx16'event and mclkx16='1')then
    data1<=matrice(conv_integer(ad d));
    end if;
    end process;
    end A;


    et ça ne se compile pas.vraiment je suis bloquée et j n avance pas

  7. A voir en vidéo sur Futura

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