VHDL : probleme d'architecture...

[joseph4008]

Bonjour,

Je me replonge dans le codage vhdl pour me rafraichir les idées... on s'occupe comme on peut. Mais voila j'ai quelques soucis...

Je suis sous Quartus II v9.0, l'environnement dev & simulation d'altera.
J'ai écris un programme comme suit :

entity Projet is
port(
déclaration des in/out;
);
end lidar;
-------------------------------------------------------------------
architecture A of projet is
begin
process(horloge)
begin
// Bla Bla
end process;
end A;
-------------------------------------------------------------------
architecture B of projet is
begin
process(reset)
begin
// Bla bla
end process;
end B;
-----------------------------------------------------------------------

Mon problème est que je souhaite programmer/créer deux machines d'état différentes dans un même fpga. Pour cela j'ai donc voulu créer deux architectures .... Au final, la compilation se passe bien, par contre lors de la simulation, seul la seconde architecture fonctionne ( tester en inversant leurs positions).

Pouvez vous me dire si je fais fausse route ? Si ce que je veux peut s'écrire comme ça ?
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[joseph4008]

Arf.. personne pour me donner un p'tit coup de main...

Ma question est 'just' de savoir si on peux declarer deux architectures dans un meme projet.
joseph

[stefjm]

Bonjour,
(la nuit, je dors... )

A priori, je dirais qu'on ne peut pas : Je n'arrive pas à y voir un sens logique.
Je suis même surpris qu'il n'y ai pas une erreur lors de la compilation (ou au minimum un warning) qui signale qu'il n'y a pas appairage entre architecture et entity.

J'aurais mis les deux process dans la même architecture, voir s'il ont la même liste de sensibilité, les deux machines d'état dans le même process.

Non?

Cordialement.

[jiherve]

Bonjour,
il est possible d'avoir plusieurs architectures pour une seule entité c'est à l'instanciation qu'il faut choisir, de mémoire (je n'utilise pas très souvent) voir avec "configuration".
JR

[A voir en vidéo sur Futura]

[stefjm]

C'est bien cela :
http://comelec.enst.fr/hdl/vhdl_stru...configurations

Pratique pour faire des composants génériques.

Il faudra que j'essaie à l'occasion.

Merci.

[jiherve]

Re
Il existe une autre solution qui est l'utilisation de "generic" et de "generate" c'est ce que je préfère et qui est aussi la solution employée par les IP commerciales.
JR

[joseph4008]

Bonjour,

Tout d'abord merci pour vos nombreuses reponses.... cependant je n'ai toujours pas reussi a faire quelque qui fonctionne. Je suis revenu au fondamentaux en simplifiant mon programme au max... je vous le propose :
Le probleme est toujours le meme, le code de la porte B ne fonctionne pas...rien... et ceux parce qu'il se trouve en fin de code...
---------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

----------------------------------------------------------------
entity logique is
port( A1 : in std_logic;
A2 : in std_logic;
A : out std_logic;

B1 : in std_logic;
B2 : in std_logic;
B : out std_logic
);
end logique;

-------------------------------------------------------------------
architecture porteA of logique is
begin
A<=A1 and A2;
end porteA;
-------------------------------------------------------------------
architecture porteB of logique is
begin
B<=B1 and B2;
end porteB;
-----------------------------------------------------------------------

[jiherve]

Re
as tu bien lu nos réponses ?
Quid de l'instanciation?
JR

[joseph4008]

bonjour,

Oui Oui ! je suis en train de bouquiner tout sa, je remettais juste a plat le bout de code...
Je test, et pour l'instant je me prend pas mal d'erreur...