Génération d'un signal (VHDL) pour une fréquence bien déterminée dans un FPGA

**isamel85** · 06/11/2011, 04h27

Bonjour,
En fait, je travaille sur un projet qui a pour but de mettre une plateforme de communication pour pouvoir interagir à un capteur d'hydrogène sans fil.
La plateforme est composé d'une board d'évaluation ML505 de XILINX (sur laquelle il y a un Virtex 5) qui va implémenter le traitement numérique en bande de base) et une autre board (software defined radio) pour le front end analogique qui comporte les blocs indispensables (modulateur/démodulateur, filtre, LNA, PA, oscillateur local) pour communiquer sur la bande UHF (900 MHz).
La plateforme requiert un DAC de 12 bit et un ADC de 12 bit afin d'adapter les deux boards.

Donc, j'ai besoin d'aide pour pouvoir générer un signal en bande de base (description en VHDL) sur une fréquence bien déterminée, autrement, j'ai de la misère pour faire la description en VHDL du générateur du signal.

**fabang** · 06/11/2011, 10h29

Fait des recherches avec DDS (Direct Digital Synthesis) tu trouveras sans doute des idées d'architecture.
Ici un exemple de DDS.
http://www.analog.com/static/importe...ets/AD9832.pdf

**jiherve** · 06/11/2011, 10h50

Bonjour,
il manque pas mal d'info :
bande de base n'a pas de signification univoque : 0 =>1Hz , 0=>100Mhz ?
Quelle forme de signal : sinus, triangulaire, PWM, complexe ....?
Variable en amplitude,fréquence les deux ?

La plateforme requiert un DAC de 12 bit et un ADC de 12 bit afin d'adapter les deux boards.

c'est tout de même pas le moyen de communication ?
JR

**isamel85** · 07/11/2011, 01h47

Merci beaucoup pour l'information, l'idée est très intéressante pour moi, de toute façon, je vais commencer par cette proposition.

A voir en vidéo sur Futura · Aujourd'hui

**isamel85** · 07/11/2011, 01h49

A fabang
Merci beaucoup pour l'information, l'idée est très intéressante pour moi, de toute façon, je vais commencer par cette proposition.

**isamel85** · 07/11/2011, 01h56

A jiherve
Je veux un signal sinusoïdal de fréquence et amplitude variables parce que la board de front end analogique est reconfigurable, donc, j'essayerai d'adapter le signal à la board
Mon clock de FPGA est de 125 MHz.
Et merci beaucoup

**jiherve** · 07/11/2011, 19h10

Bonsoir,
et quelle est la fréquence espérée ?
Générer un sinus c'est facile soit au moyen d'un calcul polynomial, soit par tabulation, soit par un CORDIC.
JR

**isamel85** · 07/11/2011, 19h43

Bonjour,
on va travailler à 20 MHz
Y-a t'il des exemples de description pour le sinus?
isamel85

**jiherve** · 07/11/2011, 20h02

Re
voir sur opencores.org
http://opencores.org/
JR

**isamel85** · 08/11/2011, 02h05

Merci beaucoup

Génération d'un signal (VHDL) pour une fréquence bien déterminée dans un FPGA

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