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VHDL- Lecture de la "Digit period" et de la "Refresh period" (Spartan 3E + 4 compteurs 7seg)



  1. #1
    Baboush93

    VHDL- Lecture de la "Digit period" et de la "Refresh period" (Spartan 3E + 4 compteurs 7seg)


    ------

    Bonjour,

    Dans une de mes préparations de TP on me demande d'identifier sur un code VHDL la "Digit period" et la "Refresh period".

    Dans le TP on utilise un Spartan 3E et 4 afficheurs 7 seg, ce que l'on veut c'est afficher par exemple 2011 en affichant 2XXX puis X0XX puis XX1X puis XXX1 (X=afficheur éteint) relativement vite pour tromper l'oeil et enfin voir 2011.

    Le digit period correspond au temps d'affichage de un afficheur et la refresh period le temps correspondant aux 4 afficheurs.

    Voici le bout de VHDL concernant le compteur divisant la fréquence et le compteur déterminant le Digit en cours d'affichage contenu dans l'architecture.

    Code:
    signal comptage : std_logic_vector (19 downto 0) :=x"00000";
    alias value is comptage (19 downto 18);
    Le reste du code correspond à un mux16_4, un décodeur inversé et un décodeur BCD.

    La fréquence de l'horloge est de 50MHz,

    Comment puis-je lire les deux valeurs recherchées à partir de ces deux lignes de VHDL ?

    Je vous en remercie

    -----

  2. #2
    jiherve

    Re : VHDL- Lecture de la "Digit period" et de la "Refresh period" (Spartan 3E + 4 compteurs 7seg)

    Bonsoir
    le digit period c'est la durée d'un état sur comptage(19 downto 18) donc Fclock / 2^18
    refresh c'est 4 fois plus.
    JR
    l'électronique c'est pas du vaudou!

  3. #3
    Baboush93

    Re : VHDL- Lecture de la "Digit period" et de la "Refresh period" (Spartan 3E + 4 compteurs 7seg)

    Sa confirme ma découverte en fin d'aprem mais j'en étais pas sûr.

    Merci

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