Bonjour
Je veux écrire un code VHDL pour réaliser un FIFO asynchrone .
L'entité est la suivante :
ENTITY fifo_async is
PORT (
data_i : IN STD_LOGIC;
wr_en_i : IN STD_LOGIC; --write enable
rd_en_i : IN STD_LOGIC; --read enable
tck_ret_i : IN STD_LOGIC; -- reading clock
clk_i : IN STD_LOGIC; -- writing clock
reset_async_i : IN STD_LOGIC; --reset
data_o : OUT STD_LOGIC:='0';
full_o : OUT STD_LOGIC:='0';
empty_o : OUT STD_LOGIC:='0'
);
END tdi_fifo_async;
Merci pour votre aide.
Bonsoir,
Dans quel but ?
Faire de l'asynchrone c'est prendre un bâton pour se faire battre.
Et ici compte tenu du fait que je vois des horloges d’écriture et de lecture j'en déduis que ce n'est pas asynchrone du tout.
Ce genre de module existe tout fait au travers de l'outil de compilation de la famille ciblée.
Le principe est une ram double port, un compteur d’écriture et un de lecture plus de la glue pour assurer le handsake entre les deux domaines d'horloge, donc bien sur doubles bascules pour éviter la métastabilité.
Une FIFO asynchrone c'est çà:http://pdf1.alldatasheet.com/datashe...LD/AM2841.html
Là ce que tu recherches c'est une FIFO synchrone mais ayant deux horloges asynchrones, ce n'est pas la même chose.
JR
l'électronique c'est pas du vaudou!
Je pensais qu'une FIFO synchrone avec deux horloges asynchrones ça donne une FIFO asynchrone !!
Merci beaucoup de m'avoir corriger cette idée.
Sinon est ce que tu as une idée s'il te plait comment écrire un code vhdl pour une FIFO synchrone?
