bonjours
j'ai pas compris pour quoi les gens cherches à décrire un registre à décalage en VHDL
en faite je peut tous le temps déclarer un entier, et parcourir un signal, notamment si je veut seulement parcourir le registre
est ce que cette solution propose des probleme pour le synthèse, est ce que je dit une bétise!!
merci
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