Code VHDL diviseur de frequence

[invitefa0b6af5]

Bonsoir
Pouvez vous m'aider à comprendre ce code
( il s'agit normalement d'un diviseur de fréquence et d'un compteur mis en cascade)
mais j'ai pas bien saisi les différentes parties du code

merci d'avance

architecture Behavioral of COMPTEUR is
signal count :  STD_LOGIC_VECTOR (7 downto 0):= "00000000";
signal clk_div : STD_LOGIC_VECTOR (25 downto 0) ;
begin

DIV : process (CLKIN) 
begin 
if rising_edge (CLKIN) then 
clk_div <= clk_div+1;
end if ;
end process ;

counter: process (clk_div) 
begin 
	 if rising_edge (clk_div(25)) 
		then count <= count+1;
		end if;

	end process;
	
	
		s<=count;
		
		

end Behavioral;

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[Antoane]

Bonjour et bienvenue !

Comme dans tout bloc VHDL qui se respecte, on trouve une déclaration des signaux :

signal count :  STD_LOGIC_VECTOR (7 downto 0):= "00000000";
signal clk_div : STD_LOGIC_VECTOR (25 downto 0) ;

Puis l'architecture du truc en elle-même, à commencer par un diviseur de fréquence par deux :

DIV : process (CLKIN) 
begin 
if rising_edge (CLKIN) then 
clk_div <= clk_div+1;
end if ;
end process ;

Le fonctionnement est simple, trace les chronogrammes pour comprendre : une entrée d'horloge et les deux ou trois bits de poids faible de clk_div pour comprendre.
puis un compteur :

counter: process (clk_div) 
begin 
	 if rising_edge (clk_div(25)) 
		then count <= count+1;
		end if;

	end process;

	
		s<=count;

clock_div(25) renvoie le 26e bit de clock_div


et un morceau asynchrone, écrit en dehors d'un process :

		s<=count;

Il s'agit ici d'une description hyper-basique, digne du 1er cours de FPGA_101. y a-t-il un point précis qui te bloque ?

[jiherve]

Bonjour,
Juste un truc à ajouter : très mauvais exemple d'utilisation d'un diviseur de fréquence car au final la cible ne comporte qu'un nombre d'arbre d'horloge limité et ici on en bouffe 2 (CLKIN, clk-div(25)) alors qu'un seul suffirait(CLKIN) il eut fallu générer un signal de validation lorsque clk_div passe par une valeur déterminée (tout à 0 ou tout à 1 c'est quasi gratuit dans le FPGA car c'est le circuit généralement dédié de borrow/carry) par ailleurs le résultat est un design non synchrone ce qui par expérience conduit inévitablement à la catastrophe.
JR

[invitefa0b6af5]

je vous remercie , juste une question , pourquoi a t on choisit 25 bits?

[A voir en vidéo sur Futura]

[invitefa0b6af5]

je vous remercie , juste une question , pourquoi a t on choisit 25 bits?

[Antoane]

On a choisi 26 bit (de 0 à 25) pour pouvoir diviser par 2^27 (division par 2^26 suivie d'une division par 2 via le count).
Il y a peut-être aussi une raison liée à la structure interne du FPGA utilisé.

[jiherve]

Re,
ben çà depend de la fréquence d'horloge CLKIN et de l'usage que l'on compte faire du compteur, mais cela peut être aussi arbitraire car c'est un exercice.
JR