Bonjour,
Je travaille sur Cyclone V, j'ai deux fichiers (Master et Slave) que je dois implémenter sur mon FPGA.
Grâce aux explications qui m'ont été données dans mon précédent post j'ai réussi à mieux comprendre la différence entre mes fichiers de description .vhd avec le fichier structurel.
Mais n'ayant pas beaucoup d'expérience sur Quartus 2, je rencontre des difficultés pour assigner mes Pins d'I/O. J'ai 40 pins à assigner pour ma carte maître et 67 pour ma carte esclave.
Comme vous pouvez le voir sur l'image en pièce jointe j'ai déjà effectué l'assignation pour mon maître et effectué la vérification avec l'I/O Assignment Analysis qui ne me retourne aucune erreur. J'ai compris que certains Pin étaient réservés pour le GND, le VCC, mais en ce qui concerne les autres pins je n'arrive pas à les différencier, tout comme les I/O Banks !
Le problème est, bien qu'ayant étudié les Pins de mon FPGA, que je ne sais pas sur quels Pin assigner mes I/O .... Par exemple sur l'image j'ai assigné une entrée sur le Pin F12 mais je peux la mettre aussi bien un autre pin tant que je respecte les contraintes des I/O Standard ?
Si quelqu'un pouvait me donner quelques explications sur le Pin Planning cela m'aiderait grandement !!
En vous remerciant par avance,
Cordialement.
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