Quartus 2 Pin Planner

[invite4c606666]

Bonjour,

Je suis actuellement sur un projet VHDL comportant plusieurs fichiers .vhd décrivant le fonctionnement de mon modèle
J'ai réalisé des simulations de mes testsbenchs sous modelsim et j'obtiens des résultats corrects
Je travaille sur Quartus 2 version 13.0, et j'ai plusieurs questions concernant l'implantation de mon code au sein de mon FPGA de type Cyclone V :
- Dans un premier, comme j'ai plusieurs fichiers pour mon modèle, lorsque je veux compiler un fichier différent dois-je changer le top entity level sachant que lorsque je ne le fais pas j'obtiens une erreur ?
- Puis dans un second temps, j'ai pas mal I/O dans mes codes et je n'ai aucune idée de comment effectuer le Pin planning de mon FPGA, et je n'ai trouvé aucune aide à ce sujet !

En vous remerciant par avance
Cordialement.
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[jiherve]

Bonjour et bienvenue,
Normalement ton projet doit comporter un top qui instancie les différents sous ensembles et déclare les I/O nécessaires, il faudra déclarer ces fichiers avec "assignments" => settings => files(QII 9.1).
Pour le pin planer deux solutions :
Soit tu laisses faire le compilateur, cela sera fonctionnel mais pas forcement génial pour le routage de la carte, il faudra alors rétroanoter le placement des I/O après la compilation.
tu utilises le" pin planner" l'usage en est décrit dans le "help" et est trop complexe pour être explicité ici.
L'usage de QII n'est pas immédiat, il te faudrait une formation ou au moins une aide "physique" proche, cela ne peut se faire par l’intermédiaire d'un forum.
JR

[invite4c606666]

Merci pour ta réponse et ton accueil,

Dans mon cas j'ai un module maître et un module esclave et pour chacun d'entre eux des fichiers .vhd expliquant le fonctionnement de ces derniers. J'ai aussi un testbench pour chacun de ces fichiers .vhd
Qui plus est, j'ai des testbenchs globaux (pour le maître et l'esclave). Est-ce le fichier top dont tu parles ? Car je n'ai pas d'autres fichiers, mais dans ce cas-ci je le créerai !

Cordialement,

[jiherve]

Bonsoir
Non le top n'est pas le testbench mais le fichier décrivant ce que contiennent les FPGA maitre et esclave, le testbench est sans objet pour Quartus, en général il est non synthétisable.
JR

[A voir en vidéo sur Futura]

[invite4c606666]

Très bien je te remercie,
Oui le top est le fichier structurel qu'il manquait à ma hiérarchie de fichiers à la fois pour le maître et l'esclave, ils ne sont pas très complexes à réaliser à partir des schémas blocs.
Merci à toi pour ton aide !