VHDL compteur

[invite9d36d5aa]

Bonjour,

J'aimerai faire un code avec 2 signaux internes, dans lequel j'aimerai faire des incrémentations par +1 et des décrémentations par 2, avec un sélectionneur "Sel" qui permet de choisir :

---méthode asynchrone

ENTITY stabiloboss12 is 
port( clk : in std_logic;
raz : in std_logic;
sel : in std_logic_vector(1 downto 0));

END stabiloboss12

---méthode asynchrone
architecture compteur of stabiloboss12 is
signal q1 : std_logic_vector(7 downto 0)
signal q2 : std_logic_vector (7 downto 0)
begin 

PROCESS(clk,raz) BEGIN
IF raz='1' THEN
q1 <='0';
q2 <='0';
cnt8_q1 <=(others=>'0');
cnt8_q2 <=(others=>'0');
      q<=(OTHERS=>'0'); -- ou q <= "0000";
  ELSIF clk'event and clk='1' THEN
if (Sel ='00') then
     q1 <= q1 + 1;
elsif((Sel ='01') then
     q2 <= q2 - 2;

  END IF;
END PROCESS;

Est-ce que mon code est bon ? Merci d'avance.
-----

[jiherve]

bonsoir,
non il est incorrect!

ENTITY stabiloboss12 is
port( clk : in std_logic;
raz : in std_logic;
sel : in std_logic_vector(1 downto 0));

END stabiloboss12;

---méthode asynchrone
architecture compteur of stabiloboss12 is
signal q1 : std_logic_vector(7 downto 0)
signal q2 : std_logic_vector (7 downto 0)
begin

PROCESS(clk,raz) 
BEGIN
  IF raz='1' THEN
   q1 <=(others=>'0')'; -- c'est un std_logic_vector
   q2 <=(others=>'0')';-- c'est un std_logic_vector
--cnt8_q1 <=(others=>'0'); inconnu au bataillon
--cnt8_q2 <=(others=>'0'); inconnu au bataillon
---q<=(OTHERS=>'0'); -- ou q <= "0000"; inconnu au bataillon
  ELSIF clk'event and clk='1' THEN
    if (Sel ='00') then
      q1 <= std_logic_vector (unsigned(q1) + 1);
    elsif((Sel ='01') then
      q2 <= std_logic_vector (unsigned(q2) - 2);
    end if;
 END IF;
END PROCESS;
END;

la prochaine fois utilises la balise code (en mode avancé le #) et indentes !!!
il n'y a pas de sortie à ton entité, et le code ne correspond pas à ce que tu souhaites du moins ce que j'en comprends.
à plus tard
JR