Hold and safe value entre deux flip flop

[invited3b2d1f2]

Bonjour, je suis novice en electronique numerique, je suis tombé sur un exercice que j'ai du mal à comprendre. Je voulais savoir si mon raisonnement est juste.

Voir la photo ci jointe. Si par example la période de l'horloge est de 10 ns, et le delay de l'horloge en arrivant à la 2eme flip flop est 1ns, quel type de circuit peut on rajouter entre les deux flip flop pour avoir un "Hold safe value" entre la sortie de la premier bascule et l'entrée de la deuxième en tenant compte du délai de l'horloge vers la 2eme flip flop.

Une des solutions j'ai pense mettre un buffer à la sortie du 1er flip flop et mettre une D latch entre la 1er flip flop et la 2eme, avec l'horloge sur l'entrée ENABLE de la latch. Je ne suis pas sur de mon raisonnement. Car une autre idée que j’ai eu c’est juste de mettre un buffer pour la 1er bascule (clock) pour rééquilibrer l’arbre d’horloge.

Je vous remercie pour la cooperation


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[invitee05a3fcc]

je suis tombé sur un exercice que j'ai du mal à comprendre.

Donne le texte de l'exercice

[jiherve]

Bonjour
En l'absence de valeur concernant les caractéristiques des bascule Tco, Tsu,Th il est impossible de répondre avec précision.
Ex si le Tco est de 5ns le Tsu de 2ns min et le Th de 1ns min alors avec 1ns de skew il n'y a rien à faire par contre si Tco = 1ns max et Th = 1ns min alors il faudra ou corriger l'arbre d'horloge ,le sens du routage D,CK importe, ou bien introduire un délais dans la première sortie, généralement un ou deux buffer feront l'affaire, un latch ne corrigera pas forcement car lui aussi demandera du hold.
JR

[invited3b2d1f2]

Bonjour
Bonjour, je m'excuse pour la reponse tardive.

@Daudet78

Donne le texte de l'exercice

In fig.1 we have a two stage flip flop, can you figure out several design circuits between them so it will not violate the hold/setup time.

@jiherve

généralement un ou deux buffer feront l'affaire, un latch ne corrigera pas forcement car lui aussi demandera du hold.

Merci pour ta reüpnse, c'est vrai ce que tu dis dans ton message, mais d'apres mon raissonement, un latch peut corriger l'affair (au lieu d'utiliser des buffers) car vu que le latch est falling edge sensitive et la 2eme flip flop a deja un retard, donc un skew. La latch sera 1/2 Periode plus tard avec la 1er horloge (en supposant qu'elle na pas de skew avec l'horloge externe). Donc 1/2 periode souffit de gatrantir le skew + hold time pour la 2eme flip flop.

Par contre je me poser la question pourquoi une latch et pas une flip flop... ici je suis un peu perdu.

MErci.

bonne journee a vous

[A voir en vidéo sur Futura]

[jiherve]

Bonjour
Le latch est une très mauvaise solution car dans la vraie vie et hormis le cas d'un bête registre à décalage ce qui est présenté, alors entre les deux FF il y a de la logique combinatoire et avec un latch on divisera par 2 le temps alloué à cette logique.
Mais pour ce cas précis qui est un exercice pourquoi pas, un FF sur front descendant fera aussi le boulot mais dans les deux cas c'est du gaspillage de silicium ou bien router l'horloge dans l'autre sens.
JR