Aide pour Code VHDL

[invite847b6fa2]

library ieee; 
use ieee.Std_Logic_1164.all; 
entity tp4_4 is 
port ( clk, S , R : in Std_Logic; 
		Qout : out Std_Logic ); 
end tp4_4; 
architecture archi of tp4_4 is 
signal D : std_logic ;
begin 
P1: process (clk)
	begin
	if  clk='1' and clk'event  then 
			D <=(( not R) and (S and qout);

   		 		qout <= D;
	end if ;
end process ;
end archi;

Voici in code que j'ai fais concernant un circuit
-----

[Jack]

Bonjour,
c'est peut-être ton premier message, mais ça ne te dispense pas de lire et d'appliquer les règles de ce forum, notamment la charte que tu as acceptée.

Le forum "présentez-vous" n'est pas non plus un fourre-tout dans lequel on poste n'importe quoi. Il y a un forum électronique pour les problèmes de VHDL..

De plus, un minimum de politesse est attendu lorsqu'on ouvre une discussion (revoir la charte)

Et pour terminer, quelle est la question?

[jiherve]

Bonjour,
Et il ne compile pas n'est ce pas ?
un signal tagué out ne peut pas être utilisé en entrée d'une fonction, il faut soit passer par une variable intermédiaire soit le taguer "inout".
Mais au final que cherches tu à faire?
JR

[invite847b6fa2]

Bonsoir , je m'excuse et merci beaucoup

[A voir en vidéo sur Futura]

[invite847b6fa2]

Bonjour , oui il ne s'execute pas :
Voici le petit circuit que je dois réalisé





et
voici le code que je propose

library ieee;
use ieee.Std_Logic_1164.all;
entity tp4_4 is
port ( clk, S , R : in Std_Logic;
Qout : out Std_Logic );
end tp4_4;
architecture archi of tp4_4 is
signal D : std_logic ;
begin
P1: process (clk)
begin
if clk='1' and clk'event then
D <=(( not R) and (S and qout);

qout <= D;
end if ;
end process ;
end archi;
[/code]

Donc , je ne maitrise pas encorer VHDL , je suis en initiation , alors j'aimerais avoir vos avis

Merci

[invite847b6fa2]

j'ai oublié de mettre les balises du codes

#
library ieee;
use ieee.Std_Logic_1164.all;
entity tp4_4 is
port ( clk, S , R : in Std_Logic;
Qout : out Std_Logic );
end tp4_4;
architecture archi of tp4_4 is
signal D : std_logic ;
begin
P1: process (clk)
begin
if clk='1' and clk'event then
D <=(( not R) and (S and qout);

qout <= D;
end if ;
end process ;
end archi;
#

[jiherve]

Bonsoir,
Tout ce qui est dans le process P1 est dépendant de l'horloge donc le signal D instancie une bascule et Q aussi!
; Il y a donc deux bascules au lieu d'une .
Ensuite ce que j'ai écrit au #3 est toujours vrai.

Je ne vais pas faire ce truc trivial à ta place.
essayes encore et je te guiderais
JR

[invite847b6fa2]

Bonsoir , merci pour la réponse
donc , voilà , j'ai retravaillé mon code et voici ce que je propose ( toujours pour ce même circuit)
J'ai fait en capture pour que ça soit mieux lisible
j'ai affecté la valeur du signal q à 0 par defaut

[Jack]

J'ai fait en capture pour que ça soit mieux lisible

Ce n'est pas l'idéal. Il est préférable d'utiliser les balises code (ou bouton # de l'éditeur en mode avancé)

[jiherve]

bonsoir,
au survol cela semble bon.
JR

[invite847b6fa2]

Bonjour , d'accord pour la prochaine fois