temps de commutation MOSFET

[invite40a63af7]

Hello,

Je relève des écarts entre les valeurs obtenues par calculs avec les valeurs obtenues par simulation et mesures concernant les différents timing switch on->off (timings switch off->on plutôt en adéquation)
Le schéma est le suivant (oui j'en conviens, il y a mieux pour piloter une bobine, mais j'ai fait avec ce que j'avais sous la main)

schema_cmde_PWM.png

Il existe plusieurs méthodes pour calculer les différents temps de la commutation d'un MOSFET et j'ai choisi la première méthode décrite dans l'application note AN608A (VISHAY) que vous trouverez sur internet. Cela donne:

temps_de_commutation_vishay.png

En prenant: RG = 10 kOhm (montage)
Ciss = 235pF (datasheet MOSFET FDT457N)
Cgd = Crss = 50pF (datasheet MOSFET FDT457N)
Vgs = 14 V (tension résultante en sortie du pont diviseur appliquée sur la gate du most lorsque Q2 est passant)
Vth = 1,6 V (datasheet MOSFET FDT457N)
Vgp = 3,1 V (extrapolation de la figure 7 datasheet MOSFET FDT457N)
Vds = 28 V (montage)

t1 = 0,285 us contre 0,196us en simulation
t2 = 0,610 us contre 0,465us en simulation et 0,444us en mesure
t3 = 1,296 us contre 1,12us en simulation et 0,910us en mesure
t4 = 3,468 us contre 0,424us en simulation et 0,512us en mesure: coefficient d'écart x10 !
t5 = 4,375 us contre 0,081us en simulation et 0,090us en mesure
t6 = 1,629 us contre 0,015us en simulation

Ainsi, je remets en cause mon interprétation des calculs définis dans l'AN VISHAY.
Je peux bien sûr affiner ces calculs en prenant en compte la variation des valeurs des capacités suivant la tension Vds, mais cela n'expliquera pas le coefficient x10 entre le calcul et la simulation. Cela a, comme vous pouvez l'imaginer, un fort impact sur la puissance à dissiper, notamment à fréquence élevée.
Je m'en remets donc à vous pour m'aider, auriez-vous une idée? (Une erreur d'interprétation, voir de calcul..)
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[invite5637435c]

Bonjour,

Il faut remettre en question plutôt votre montage

1/RG ne vaut pas 10K, vu que vous avez une 100K entre grille et source, pour connaitre le modèle du circuit d'entrée vous pouvez faire Thévenin, ce qui donne RG=9K et Uo=25.4V.
Vu votre montage, la 100K n'a aucun intérêt, la grille n'est jamais en l'air.
2/ La tension d'alimentation de 28V n'est pas adaptée, il vous faut max 16V avec ce schéma, la grille du MOS n'accepte que 18V grand max, à partir de 20V il claquera.

Vous pouvez mettre 28V dans le simulateur, le MOS ne claquera pas

[invite5637435c]

Vgs = 14 V (tension résultante en sortie du pont diviseur appliquée sur la gate du most lorsque Q2 est passant)

Lorsque Q2 est saturé vous aurez environ 0V sur la grille (selon Vsat du bipolaire), lorsqu'il est bloqué 25.45V.
@+

[invite40a63af7]

Oups ! c'est une erreur de ma part sur le schéma, j'avais modifié cette valeur pour voir l'influence du Rg sur les temps de commutation. Donc la pull-down positionnée sur la gate du MOS est bien une 10kOhm contrairement à ce qui est écrit sur le schéma, ce qui donne bien un Vgs de 14V lorsque Q2 est OFF et non passant comme je l'ai écrit (double erreur donc mon précédent post donc !!!)
( Après vérification, le reste des éléments présents sur le schéma sont corrects,).

[A voir en vidéo sur Futura]

[invite40a63af7]

Par contre cela fait donc au final: Rg (résistance équivalent vue par la gate du MOS) : 5kOhm, ce qui est donc la première erreur dans mes calculs mais malheureusement ça ne change pas grand chose sur le résultat final même si on s'en rapproche davantage (ratio x5)

[invite5637435c]

Votre transistor Q2 n'est pas suffisamment saturé à priori.
Sa tension Vce(stat) ne descend pas suffisamment vite pour atteindre la tension de plateau du MOS rapidement, ce qui ralenti le MOS à l'ouverture.
Comment avez-vous choisi les valeurs de R3 et R8?

Un rapide calcul montre que le courant dans le pont diviseur vaut 28/110K=255µA.

Le courant collecteur de Q2 vaut 28V/10K=2.8mA => Ibmin=280µA

=>on est loin du compte car avec 255µA dans le pont diviseur il reste pas grand chose pour le courant de base.

En pratique on considère Ip=10*Ib.
Dans un premier temps enlevez R8 ça ira déjà un peu mieux.

[invite40a63af7]

Bonjour Hulk28,

Avant tout, merci pour vos interventions.
Permettez-moi de vous dire que je ne suis pas d'accord avec votre explication et vos calculs:

1. le temps calculé théoriquement, qui ne tient pas compte de la fermeture et de l'ouverture de Q2, est plus long que le temps de commutation trouvé par simulation/mesure, qui lui tient compte intrinsèquement du reste du montage et donc de Q2. Ainsi, si effet de Q2 sur l'ouverture/fermeture du MOS il y a, c'est donc une diminution de ces timings et non un rallongement qui est provoqué.
2. R3 et R8 ont été calculées pour respecter 2 points, que voici:
   • Fournir assez de courant de base à Q2 pour le saturer lorsque Q1 est OFF et Q2 ON
   • Limiter le courant Ic de Q1 lorsque celui est ON puisque la source de courant sur sa base sera limitée, donc pour veiller à saturer également Q1 correctement

Pour le détail des calculs le voici :

• Q1 OFF et Q2 ON
  Ic = 28/10k = 2,8mA
  Hfe_Q2 (à Ic = 2,8 mA) = 175
  Ib requis = 2,8/175 = 16uA
  Ib fourni = (28-Vbe)/100k-Vbe/10k = 208 uA >> 16uA donc c'est suffisant
• Q2 OFF et Q1 ON
  Ic = 28/100k = 280uA
  Hfe_Q1 (à Ic = 280uA) = 130
  Ib requis = 280/130 = 2,2uA
  Ib fourni = (28-Vbe)/100k-Vbe/100k = 21,3 uA >> 2,2uA donc c'est suffisant

L'idée de prendre un gain mini de 10 est une approximation qui peut s'avérer parfois grossière suivant le transistor choisi et le domaine de fonctionnement du transistor (courant de collecteur, température..), et qui peut mener à un sur-design et des contraintes trop importantes pour la conception.

Bien sûr, ces calculs ne prennent pas en compte les différentes dérives (tolérances initiales (min et max) et dérives en température) mais le modèle par simulation non plus.. donc il doit y avoir autre chose pour justifier ces écarts.. je pense notamment à des simplifications sur les formules données pour calculer les temps à la fermeture, qui peuvent avoir un fort impact au final

[invite5637435c]

Votre calcul est faux, vous prenez la mauvaise valeur du béta du transistor.
A vous de voir, moi j'ai passé l'âge de convaincre des évidences comme déjà expliqué dans d'autres posts...

Si vous venez chercher des réponses et que vous ne les écoutez pas dans ce cas vous avez un vrai problème.

[invite40a63af7]

Inutile de vous braquer .. nous sommes ici pour discuter et échanger, n'est-il pas? =)

Les valeurs de gain que je prends sont factuelles et sont extraites de la datasheet (voir Figure 3: Hfe en fonction du courant Ic, de la température et de la tension Vce). Je préfère de loin me baser sur des données constructeurs plutôt que sur des règles que l'on apprends par simplification, chacun sa méthode. Et croyez-moi, comme je l'ai indiqué dans mon précédent post, si vous procédez à votre façon, cela peut compliquer très grandement un design, surtout si on prends en compte toutes les tolérances, voir même à aboutir à des infaisabilités.

Il n'y a pas d'âge pour s'arrêter d'apprendre et remettre des tas de choses en question..

[invite5637435c]

Il faut apprendre à lire une doc, ça c'est factuel.
Utiliser un simulateur provoque souvent ce genre d'incompréhension.

[invite5637435c]

Il n'y a pas d'âge pour s'arrêter d'apprendre et remettre des tas de choses en question..

Je ne vous le fait pas dire

[invite40a63af7]

Utiliser un simulateur provoque souvent ce genre d'incompréhension.

Je vous donne des références provenant de datasheet.. pourquoi me parlez-vous de simulateur?

Il faut apprendre à lire une doc, ça c'est factuel.

Je vais donc vous retourner le commentaire... il faut faire attention à l'interprétation que vous en faites: il est donné dans votre extrait le Vcesat pour un gain donné, alors effectivement le transistor est saturé pour ce gain de 10 mais cela n'indique pas le gain "limite" pour lequel il est saturé, comme l'indique la figure 3... le seul défaut (ou manque d'information) que l'on peut reprocher à cette figure, auquel il faut faire attention, c'est que le Hfe est donné pour un Vce de 10V et un Vce de 1V. Il faut donc veiller à faire une extrapolation pour un Vce plus faible.

Encore une fois, votre méthode fonctionne, je ne la critique pas, je souligne simplement ces défauts qui sont liés à son caractère trop simpliste.

Pour info, le Vce est de 70mV à ce point de fonctionnement..

[invite936c567e]

Les valeurs de gain que je prends sont factuelles et sont extraites de la datasheet (voir Figure 3: Hfe en fonction du courant Ic, de la température et de la tension Vce).

Sur cette figure, il est précisé V_CE=1.0V et V_CE=10V.

D'une part, ces caractéristiques ne correspondent pas à des situations dans lesquelles le transistor est saturé (i.e. fonctionnement similaire à un interrupteur fermé, pour simplifier), mais dans lesquels il est seulement passant (« ON » = courant I_C non nul, en opposition à « OFF » = bloqué).

Par ailleurs, il ne s'agit que de caractéristiques typiques, c'est-à-dire correspondant à celles d'un composant du modèle se situant dans la moyenne. Donc absolument rien ne garantit qu'un autre composant du même modèle présentera forcément des valeurs h_FE aussi élevées. Les valeurs de ces paramètres dans le tableau « ON CHARACTERISTICS » suggère qu'on risque d'obtenir des valeurs beaucoup plus basses que celles utilisées dans les calculs. Or, comme le suggère la partie abrupte des courbes caractéristiques en régime de saturation (Figure 4), le fait de surestimer le gain du transistor conduit à une valeur de V_CE beaucoup plus élevée que prévue.



Pour commuter correctement un transistor, on doit garantir une tension V_CE faible, ce qui correspond à un point de fonctionnement plutôt situé en bas vers la droite sur la figure 4 (laquelle représente toutefois également des valeurs typiques, donc non garanties). Cette garantie est apportée en fournissant le courant I_B déterminé par la formule que HULK a rappelée ci-dessus.

Dans le cas où l'on souhaiterait limiter la saturation du transistor, afin par exemple d'assurer une commutation très rapide du montage, on peut par exemple procéder à un calcul similaire et ajouter un dispositif réalisant cette limitation de façon indépendante (e.g. diode Schottky montée en inverse entre la base et le collecteur).

[antek]

L'idée de prendre un gain mini de 10 est une approximation . . .

Tout à fait, on trouve le bêta exacte dans la datasheet, avec une valeur entre 10 et 20 selon le composant exact . . .
Encore ne faut-il pas le chercher dans les hfe.

[invite936c567e]

Tout à fait, on trouve le bêta exacte dans la datasheet, avec une valeur entre 10 et 20 selon le composant exact . . .
Encore ne faut-il pas le chercher dans les hfe.

En effet. Le fait qu'il soit précisé que ces valeurs sont valables pour V_CE=10V (alors qu'on cherche à avoir V_CE proche de 0V) devraient pourtant mettre la puce à l'oreille...

[antek]

Dans le cas où l'on souhaiterait limiter la saturation du transistor, afin par exemple d'assurer une commutation très rapide . . .

C'est envisageable avec des composants discrets (dispersion . . .) ?

[invite936c567e]

Il faut donc veiller à faire une extrapolation pour un Vce plus faible.

Lorsque la valeur à V_CE=10V peut varier entre 35 et 150 d'un composant à l'autre, et qu'elle dégringole de 140 à 10 quand V_CE diminue sur un composant donné, on interpole comment ?

[invite936c567e]

C'est envisageable avec des composants discrets (dispersion . . .) ?

J'ai un doute quant au sens de ta question.

• S'il s'agit du montage avec diode Shottky, c'est typiquement le montage qu'on réalisait du temps où les circuits rapides n'étaient pas encore majoritairement intégrés. (En fait, on y trouvait deux diodes Shottky, l'une pour éviter la saturation profonde, l'autre pour limiter la tension V_BE inverse de blocage).

• S'il s'agit d'assurer une commutation sans diode :

Quand le gain du transistor est trop faible, le transistor peine à faire chuter V_CE, et quand le gain du transistor est trop élevé, la saturation est profonde et V_CE peine à commencer à remonter. Pour garantir une commutation rapide dans des limites spécifiées, il faut maîtriser suffisamment la valeur du gain, y compris lorsque la température varie. Cela impose des conditions drastiques sur les caractéristiques du modèle de transistor.

Lorsqu'on a la chance d'avoir une datasheet qui précise des limites utiles correspondant à de faibles dispersions, ou lorsque le modèle de transistor s'y prête et qu'on se donne la peine de trier les composants, on peut certainement se permettre de se passer de diode.

Mais lorsque la datasheet ne fait pas apparaître les informations nécessaires (comme dans le cas présent) et qu'ajouter quelques diodes coûte moins que réaliser des « bins » à partir d'un stock de composants préalablement constitué ou qu'apparier les résistances et les transistors sur chaque appareil, on peut oublier.


Après, aujourd'hui quand on cherche les performances, on a plus vite fait d'utiliser le circuit intégré qui va bien.

[Vincent PETIT]

Salut,
Pour accélérer les commutations on/off sur un BJT je crois aussi qu'on peut utiliser un "speed-up capacitor" (en parallèle de la résistance de base) au lieu de la diode anti-saturation mais je ne l'ai jamais fait, en vrai je veux dire car je n'en ai jamais eu besoin.

[invite40a63af7]

Merci pour vos messages.

Sur cette figure, il est précisé VCE=1.0V et VCE=10V.

C'est exactement ce que j'ai précisé, il faut donc extrapoler à partir des courbes de cette figure.

Par ailleurs, il ne s'agit que de caractéristiques typiques,

Idem, et je suis tout à fait d'accord. Pour garantir le bon fonctionnement d'un montage, il faut prendre en compte des marges. On applique soit des marges par expérience soit nos calculs intègrent directement les dérives des composants (lorsque les données sont disponibles): le fait de cumuler toutes ces dérives nous amène à un pire cas, qui d'un point de vue probabilité, est très peu probable de se produire (analyse Monte Carlo/Worst Case). A nous de placer le curseur grâce à cette analyse.
Donc pour avoir un design robuste (c'est encore plus vrai pour des pièces fabriquées en nombre et avec des plages de fonctionnement larges), oui, il ne faut surtout pas que se baser les données typiques.

Or, comme le suggère la partie abrupte des courbes caractéristiques en régime de saturation (Figure 4), le fait de surestimer le gain du transistor conduit à une valeur de VCE beaucoup plus élevée que prévue

Oui, la figure.4 permet de connaître plus précisément la tension Vce_sat pour le point de fonctionnement donné, résultant du montage.
D'ailleurs, en re-regardant cette figure, je vois que vous avez raison, le Hfe que j'ai pris en considération (par extrapolation, que j'ai fait visuellement de façon grossière à partir de la figure 3, et qu'en général je fais par réelle extrapolation) est légèrement un peu élevé. Ceci dit, comme déjà indiqué, Q2 est bien saturé et la tension Vce_sat induite ne pose pas de problème pour l'état du MOS.

Lorsque la valeur à VCE=10V peut varier entre 35 et 150 d'un composant à l'autre, et qu'elle dégringole de 140 à 10 quand VCE diminue sur un composant donné, on interpole comment ?

Avec un ratio, correspondant à la dispersion initiale.


J'ai tout de même l'impression qu'on s'éloigne de la problématique initiale, qui est finalement un écart entre le calcul (temps de fermeture trop longs) et les données simulées/mesurées..
Au risque de me répéter, si tel était le cas (si la fermeture du MOSFET serait ralentie par le bipolaire Q2 à cause d'un courant de base mal ajusté) cela produirait des timings rallongés sur la simulation et la pratique, par sur le calcul.

note: PA5CAL, ça me fait plaisir que tu parles de bin =)

Pour accélérer les commutations on/off sur un BJT je crois aussi qu'on peut utiliser un "speed-up capacitor" (en parallèle de la résistance de base) au lieu de la diode anti-saturation mais je ne l'ai jamais fait, en vrai je veux dire car je n'en ai jamais eu besoin.

Tout à fait, je crois aussi que c'est une méthode possible =) (même si pas encore utilisée)

[invite936c567e]

« Lorsque la valeur à VCE=10V peut varier entre 35 et 150 d'un composant à l'autre, et qu'elle dégringole de 140 à 10 quand VCE diminue sur un composant donné, on interpole comment ?

Avec un ratio, correspondant à la dispersion initiale.

Admettons. Mais alors, compte tenu des valeurs indiquées dans la datasheet comment est-il possible d'obtenir des gains aussi élevés que ceux utilisés dans les calculs (130 et 175) ?

On applique soit des marges par expérience soit nos calculs intègrent directement les dérives des composants (lorsque les données sont disponibles): le fait de cumuler toutes ces dérives nous amène à un pire cas, qui d'un point de vue probabilité, est très peu probable de se produire (analyse Monte Carlo/Worst Case). A nous de placer le curseur grâce à cette analyse.

Non ! À moins de travailler comme un cochon (comme le font certains constructeurs chinois qui nous vendent de la m...), les principes de conception ne doivent pas reposer sur la probabilité plus faible que certaines situations réalisables (car conformes aux spécifications) surviennent effectivement (principe de la roulette russe), mais sur le choix de montages qui garantissent encore un fonctionnement correct jusque dans ces situations limites. Ces garanties, on les obtient en utilisant les spécifications effectivement disponibles, pas sur des considérations « pifométriques » incertaines ni sur la chance.

D'ailleurs, comme les caractéristiques varient moins au sein d'un même lot de fabrication de composants achetés, les risques qu'un grand nombre d'appareils produits simultanément rencontrent une situation défavorable sont beaucoup plus élevés. Une conception n'offrant pas toutes les garanties nécessaires pourrait ainsi aboutir à devoir jeter à la benne l'ensemble d'une production de petite ou moyenne série, ou à supporter les conséquences commerciales et juridiques d'un grand nombre de dysfonctionnements survenant en conditions réelles chez les clients.

C'est déjà pénible et coûteux (voire périlleux) pour l'entreprise lorsque cela survient incidemment, c'est carrément inacceptable quand l'ingénieur l'a prévu intentionnellement en amont. Concevoir, ce n'est pas juste se donner quelques chances supplémentaire de ne pas échouer, c'est se donner toutes les chances possibles de succès.

Si ton point de vue peut être admis pour des réalisations personnelles qui n'engagent que l'intéressé (pas de questions liées à la sécurité des biens et des personnes, notamment), il ne l'est pas dans un cadre professionnel. Par chez moi, où l'on est tatillon sur les questions de qualité, l'application délibérée de tels principes de conception te vaudrait d'être licencié séance tenante.

[antek]

• S'il s'agit d'assurer une commutation sans diode :
. . .
Après, aujourd'hui quand on cherche les performances, on a plus vite fait d'utiliser le circuit intégré qui va bien.

C'était ça, merci.

[invite5637435c]

l'application délibérée de tels principes de conception te vaudrait d'être licencié séance tenante.

Et encore plus vite quand les conseils qui ont été pourtant donné n'ont pas été pris en compte...

[invite40a63af7]

Et encore plus vite quand les conseils qui ont été pourtant donné n'ont pas été pris en compte...

Merci HULK28 pour ta participation, c'est constructif vis à vis de la problématique technique.

Admettons. Mais alors, compte tenu des valeurs indiquées dans la datasheet comment est-il possible d'obtenir des gains aussi élevés que ceux utilisés dans les calculs (130 et 175) ?

Je l'ai expliqué dans mon précédent post. "(par extrapolation, que j'ai fait visuellement de façon grossière à partir de la figure 3, et qu'en général je fais par réelle extrapolation)".. ce qui apporte une bien meilleure précision sur l'extrapolation et la valeur résultante.


Pour le reste, PA5CAL, je me suis mal exprimé (ou mal fait comprendre, ce n'est qu'une question de point de vue =)):
- oui, il faut prendre en considération les tolérances inhérentes aux composants pour la conception. Je suis à 300% d'accord.
- Mais pour un système complexe résultant d'un assemblage d'une multitude de composants, si on abouti à une donnée de sortie qui possède une plage beaucoup trop élevée portant préjudice à la faisabilité de la fonction, il faut se poser les bonnes questions. Il est parfois nécessaire d'avoir une approche plus probabiliste, et c'est en ça que réside l'analyse par Monte Carlo (peut-être que vous ne connaissez pas, je vous invite à vous renseigner). Bien sûr, si beaucoup de pièces sont produites, cela implique une mise en rebut des pièces hors tolérances finales, mais cela est acceptable quand le risque est analysé et maîtrisé. Et ceci est parfois bien plus rentable que d'avoir à réaliser un sur-design (impliquant des contraintes directes en coûts, en taux d'occupation, en dimensionnement, en process de qualification et j'en passe...) pour un cas qui ne concernera qu'une pièce sur 1 million ...

pas sur des considérations « pifométriques » incertaines ni sur la chance.

Donc pour vous, les analyses statistiques sont pifométriques?

Par chez moi, où l'on est tatillon sur les questions de qualité, l'application délibérée de tels principes de conception te vaudrait d'être licencié séance tenante.

Je n'ai rien contre votre prise de parole, qui me semble, dans l'ensemble est plutôt très constructive, mais essayez, s'il-vous-plaît, de ne pas céder à la virulence que certains habitués du forum emploient pour répondre.

[invite5637435c]

c'est constructif vis à vis de la problématique technique

Il n'y a pas de problématique, il y a juste un schéma qui ne tient pas la route.

Je ne vois pas ce que vient faire dans cette galère l'analyse de Monte-Carlo...
La datasheet est suffisamment claire quant au Béta min à considérer.
Plutôt que de chercher midi à quatorze heures en remettant en cause les datasheets et la note d'application, adopter un schéma cohérent et adapté, vous gagnerez du temps.

Par exemple un push-pull, vous aurez aussi 2 transistors (1x NPN et 1x PNP) mais correctement adaptés à une attaque basse impédance, digne de ce nom, pour votre MOS.
Ou un driver à travers un circuit spécifique comme déjà suggéré plus haut.
Et tout rentrera dans l'ordre vous verrez.

La virulence est plutôt de votre coté, vous nous présentez un schéma ridicule, on vous explique que vous faites fausse route et vous voulez en plus nous donner des leçons.
Un comble!

[gienas]

Bonsoir FattyBoumBoum et tout le groupe

... Donc pour vous, les analyses statistiques sont pifométriques? ...

Je pense que la plaisanterie a assez duré.

Les règles de la conception sont connues de tous ceux qui y sont confrontés, et tu viens les "révolutionner" en faisant intervenir des données qui n'y ont pas leur place.

La "discussion", qui n'aboutira à rien, puisque tu restes sourd, est fermée.