Durée d'exécution instructions µC

[Ruffister]

Bonjour à tous,

Je fais aujourd'hui appel à personnes qualifiées en microcontrôleurs pour répondre à mon interrogation.

L'exécution d'une instruction sur un processeur nécessite 3 coups d'horloge au minimum (Fetch/Decode/Execute).

Cependant, j'ai observé à l'oscilloscope qu'en exécutant l'instruction suivante sur un ATmega328 cadencé à 16 MHz (Tclk = 62,5 ns), j'obtenais environ 120 ns avant que le BIT6 repasse à 0, soit 2 coups d'horloge.

PORTB |= 0x40 // set BIT6
PORTB &= ~0x40 // clear BIT6

Comment expliquer cela ?

Merci par avance pour chacune de vos réponses.
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[Gustave19]

Je ne connais pas ATmega mais c'est probablement le prefetch. La lecture de l'instruction a lieu pendant l'exécution de la précédente.
Voir aussi : https://fr.wikipedia.org/wiki/M%C3%A9moire_cache

[Ruffister]

Merci Gustave pour cette réponse.
Intéressant, cela semble être la réponse la plus adéquate. Je vais creuser sur le fonctionnement des caches.

On m'a également comme réponse l'optimisation de mon extrait de code par le compilateur C. Qu'en penses-tu ?

[fdamien12]

Bonjour,
Non, il ne peut pas s'agir d'une optimisation de la part du compilateur C : il peut optimiser du code C afin qu'il donne lieu à moins d'instructions assembleur (langage machine), mais il ne peut pas réduire la durée nécessaire à l'exécution d'une instruction en langage machine !

Par contre, comme l'a expliqué Gustave19, les opérations fetch/decode/execute sont il me semble exécutées en parallèle : pendant que le CPU exécute l'instruction N, il décode l'instruction N+1 et prefetch l'instruction N+2. Il me semble que c'est ce que l'on appelle le pipelining.

Je ne suis ainsi pas d'accord avec toi quand tu dis "L'exécution d'une instruction sur un processeur nécessite 3 coups d'horloge au minimum", car une fois le pipeline rempli, le CPU peut bien exécuter une instruction par coup d'horloge.
Cf jeu d'instruction de l'AVR : http://ww1.microchip.com/downloads/e...set-manual.pdf (mais c'est valable pour beaucoup d'autres micros).

Les instruction "set bit" et "clear bit" (SBR et CBR) ont d'après ce doc besoin d'1 seule instruction. Si tu mesures à l'oscillo 120ns et pas 62,5, c'est que le compilateur C a généré 2 instructions et pas une seule pour gérer ces bits.
Cela peut s'expliquer par le fait que tu utilises les opérateurs |= et &= qui font un cycle de lecture, une opération binaire et un cycle d'écriture. Regarde le code assembleur généré, tu auras ta réponse.

[A voir en vidéo sur Futura]

[Gustave19]

Le compilateur peut choisir des jeux d'instructions particuliers pour optimiser la vitesse par rapport aux lignes de code. Il y a des instructions µP aux nombres de cycles différents.

[umfred]

Dans la doc de l'atmega, c'est décrit en page 23 (section 7.6 Figure 7.4) https://ww1.microchip.com/downloads/...S40002061B.pdf

[Gyrocompas]

Bonjour,
Le compilateur propose certainement l'accès au code que le processeur connait.
Y jeter un coup d'oeil pour vérifier :
L'instruction PORTB |= 0x40 récupère l'état du port, modifie sa valeur puis la stocke dans le registre adapté.
Ce qui fait pas mal de cycles en se référant à la doc du µp.