question sur les acces SRAM

[inviteddcc3244]

bonjour a tous,

je voudrais a partir d'un FPGA ecrire dans un SRAM a bus bi_directionnel
pour les donnes qui entre et qui sort, donc pas une dual RAM(access time 15 ns)
ma question n'est pas du cote VHDL mais SRAM.
Pour des raisons de contrainte de temps je voudrais collé un cycle d'ecriture
avec un cycle de lecture.
C'est a dire
CS ----\_________________/------
RD ----\_______/-----------------
WR --------------------\________/-----------
Malheureusement d'apres les chonogrames de la doc fab quand le RD remonte
la RAM impose la data encore 8ns, de plus j'ai l'impression qu'il faut remonter
le CS entre deux acces ecriture lecture.

Vos avis ou vos experience peut on colle un cycle ecriture apres lecture.
Doit on remonter le CS entre un cycles ecriture et un cycle lecture.
merci de votre aide ou experience personnel.

voir page 10 cycle lecture
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[Jack]

Doit on remonter le CS entre un cycles ecriture et un cycle lecture.

Bien sur. Un cycle de lecture ou d'écriture doit se terminer par une remontée de /CS.

/CS doit remonter à chaque changement d'adresse, lorsque celle-ci est stable et a duré le temps suffisant pour la lecture ou l'écriture.

A+

[inviteddcc3244]

Merci pour ta reponse!

Je n'y avais pas penser par contre donc
si on veux lire et ecrire a la meme adress
on n'est pas obliger de bouger le CS/?
Par contre il y a toujours ce temps d'attente
(tGHQZ: OE high to high Z) avant de pouvoir ecrire?
tu en pense quoi?

Merci de t'on aide
Je n'ai jamais utilise de RAM et ce composant spatiale vaut un petite fortune
pour un test

[jiherve]

Bonsoir
Une RAM statique fournit des données si CSn et OEn sont actifs('0') en même temps, il y a deux temps importants : le temps d'accès défini par l'assertion de CSn et/ou de l'adresse, le timing d'activation des buffers de sortie controlés par l'output enable (en général ce temps est plus petit que le précédent)
Une Ram statique écrit des données si CSn et WEn sont actifs('0') en même temps , une écriture garantie à lieu si le temps Twp est vérifié mais l'expérience prouve que des temps trés inférieurs à cette valeur suffisent pour provoquer une écriture.
Donc la règle c'est :
Adresses stables avant(0 ns min pour des RAM récentes), pendant et après (0 ns min pour des RAM récentes) le CSn, Pulse de write calibré avec donnée et adresse stables pendant toute sa durée, ça c'est du béton, incontournable surtout si l'application est spatiale et laisser un temps de récupération au bus entre read et write > tGHQZ(id tOEZ), avec un bus rapide tenir compte des temps de propagation dans le cuivre du CI (fly time).
JR

[A voir en vidéo sur Futura]

[inviteddcc3244]

Ok merci Herve c'est bien ce que je pensais
Bon je vais termine par un process synchrone vhdl clk =16 ns
16 ns pour lire 16 ns de pause et 16 ns d'ecriture et sa tiens
dans mes 50 ns d'iteration.