vhdl et inteface graphique

[invite13633d19]

Bonjour,

j'ai un projet qui consiste à faire un séquenceur en vhdl avec en sortie des signaux qui doivent être à l'état haut selon un temps désiré. Ce temps doit être modifiable à partir d'une interface graphique.

je voudrais savoir si vous connaissez:
- câble port USB/port parallèle pour affecter les signaux sur les entrées du FPGA/CPLD? s'il y a un logiciel de configuration nécessaire?
-un logiciel pour faire une interface graphique pour faire varier les durées à partir du PC et aussi la possibilité de visualiser un signal?( je suis limité à la programmation en c)
- comment faire l'adressage des variables dans la mémoire tampon?
voila
merci à ceux qui peuvent me renseigner
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[invitedf31b81d]

Bonjour,

j'ai un projet qui consiste à faire un séquenceur en vhdl avec en sortie des signaux qui doivent être à l'état haut selon un temps désiré. Ce temps doit être modifiable à partir d'une interface graphique.

je voudrais savoir si vous connaissez:
- câble port USB/port parallèle pour affecter les signaux sur les entrées du FPGA/CPLD? s'il y a un logiciel de configuration nécessaire?
-un logiciel pour faire une interface graphique pour faire varier les durées à partir du PC et aussi la possibilité de visualiser un signal?( je suis limité à la programmation en c)
- comment faire l'adressage des variables dans la mémoire tampon?
voila
merci à ceux qui peuvent me renseigner

salam ..

pour l'interface je te conseille d'utiliser "ACTIVE HDL" de ALDEC il y a une version gratuit "student" .. tu peux implementer ton design a un CPLD ou FPGA en utilisant un programmateur ou bien un interface JTAG (pas tout les piéces accepte ce interface)

tu peux utiliser aussi PASCAL/DELPHI pour le logiciel ;;
fait un petit programme avec ces derniers pour generer des sequence binaire a la chois transporter vers les entrées de circuit intégré par interface MAX232
(+12/-12 v) => TTL

 type Tempo is array (0 to 255) of BIT_VECTOR (7 downto 0);
 
process (int)
begin
for k in 255 downto 0 loop
    tempo(k)<= int ;
end loop ;
end process ; 
  

j'espere que j'ai touché un peu le vrai ..

par occasion combien s'acoute le CPLD m3000 de ALTERA réf:EPM3064ATC44-10 ???


a+

[invite13633d19]

pour l'instant me contente du langage C, je veux pas perdre trop de temps à apprendre le delphi/pascal

tien ta le prix du composant que tu cherches
http://www.buyaltera.com/scripts/par...me=544-1159-ND

pour le connecteur on préférai prendre un USB au lieu d'un JTAG mais je sais pas comment sa se passe au niveau de la configuration?

[invite13633d19]

Je dois faire un compteur 32bits et faire monter un signal en sortie à une certaine valeur du compteur et de largeur variable le tout en vhdl.
J'ai une horloge de 1Mhz. J'ai déjà essayé d'une certaine façon mais vu qu'après j'ai plusieurs signaux.
Cela prend trop de place.

Je voudrais mettre une entrée dans la mémoire. Mais je ne sais pas comment faire...

[A voir en vidéo sur Futura]

[invite13633d19]

Pour faire plus simple, je dois obtenir ce chrono gramme.
le faire sur 8bits avec un seul compteur ne pose pas trop de problème. Par contre sur 32 bits. Je ne sais pas trop comment faire

[Jack]

e faire sur 8bits avec un seul compteur ne pose pas trop de problème. Par contre sur 32 bits. Je ne sais pas trop comment faire

Quel est la problème à passer de 8 bits à 32 bits?

Tu changes la taille de ton vector.

A+

[invite13633d19]

moi je veux bien mais pour faire varier un signal à l'état haut il faut de 2 variables et vu qu'il y a 6 signaux (minimum).

12 variables en vector 32+ le compteur 32bits ? s'est possible?

[Jack]

je ne comprends rien à ton problème

Tu pourrais développer ton cahier des charges?

A+

[invite13633d19]

déjà regarde le chronogramme s'est le séquenceur que je dois faire
je dois faire ce programme pour qu'il serve à une manipulation. Je dois également faire la CAO(pas sure). le programme que je fais me servira à dimensionner le CPLD/FPGA pour la CAO.Ils ont déjà des CPLD XC95108. Quand je compile le séquenceur en vector 32 bits. J'ai plus de 300 I/0. Par contre ce composant n'a pas assez d' entrée/sortie et il faudra soit acheter le composant , soit une platine. Je dois faire communiquer cette CAO par un port USB série d'un PC vers un port parallele.
est-ce qu'on peut envoyer 32 bits de données dans un port série USB?
ou est ce que c'est octet par octet?
De plus, les variables du chronogramme ne sont pas fixe. Elles devront pouvoir être piloter par une interface graphique via le PC pour ensuite modifier la durée de séquence lorsqu'il est à l'état haut ci besoin.

[Jack]

Quand je compile le séquenceur en vector 32 bits. J'ai plus de 300 I/0

Je suppose qu'il faut remplacer le point par une virgule.

Dans ce cas, je ne vois pas le rapport entre la taille du compteur et le nombre d'I/O.

Elles devront pouvoir être piloter par une interface graphique via le PC pour ensuite modifier la durée de séquence lorsqu'il est à l'état haut ci besoin.

Et comment vont être fournie ces valeurs?. Si tu es limité en I/O, il y a peut être moyen de les entrer en série en programmant un registre à décalage dans ton FPGA => 3 pattes seulement.

A+

[jiherve]

Bonsoir
pour contrôler en graphique un bidule quelconque Visual Basic c'est pas trop compliqué, on peut sans doutes aussi à partir du package Emergence Basic, je pense que c'est là le sens donné au terme graphique.
Il faut communiquer par la RS 232 (COM xy) , il y a des IP UART en vhdl sur Opencorehttp://www.opencores.org/browse.cgi/by_category
Cela ne fait que 2 fils.
Si ton projet nécessite plus de pattes que le composant n'en a c'est que tu as déclaré des signaux inutiles en interface ou qu'il manque un gros bout de ton design.
JR

[invite13633d19]

Pour la partie graphique, je pensais plutôt prendre c++ Borland Builder.
est-ce que ça irait aussi?

le composant XC95198 de Xilinx a 108 I/O. C'est le composant avec lequel on souhaiterait faire la CAO.

pour moi un bit, cela correspond à une entrée ou une sortie.
Si on a 12 variables dont les valeurs ne sont pas définitives s'est juste un ordre de grandeur
12*32=384 I/O
oui, le compteur sera en interne.
Par contre, il y a la possibilité du registre à décalage mais je sais pas comment faire..

[jiherve]

Bonsoir
L'utilisation de registres modifiables en interne pour stocker les variables me semble une évidence!
Sinon avec ton raisonnement un proc type PPC 2048 pattes au minimum (32 registres fixes et 32 flottants) et une DDR2 2Gb 2 milliards de pattes
Est ce un sujet de stage ?
Si oui as tu un maître de stage ?
JR

[invite13633d19]

oui, c'est un sujet de stage. Donc oui j'ai un tuteur de stage.
Effectivement ça fait beaucoup
Par contre, quel type de registre utilisé décalage ou parallèle?ou les deux?z

les variables je ne pense pas qu'ils fassent les mettre en interne. Après faut pouvoir les modifiées à partir du PC. Donc je suis obligé de les mettre en entrées.

[Jack]

les variables je ne pense pas qu'ils fassent les mettre en interne. Après faut pouvoir les modifiées à partir du PC. Donc je suis obligé de les mettre en entrées.

Pas forcément. Tu peux charger les valeurs envoyées par le pc en série, puis les transférer dans des buffer internes.

Remarque, rien ne t'empêche de faire la même chose en parallèle. Il suffira de 8 entrées pour les données envoyées par le PC. Il faudra donc charger les 32 bits en 4 fois. De toutes manières, le PC ne pourrait pas envoyer les 32 bits d'un coup à l'aide du port parallèle.

Dans tous les cas, il ne faut pas affecter autant de pattes qu'il y a de bits utilisés dans ton application. L'affectation des pattes doit être le reflet de la description fonctionnelle de ton application. A la limite, on connecte parfois quelques pattes aux variables internes à des fins de débogage.

A+

[invite13633d19]

Pour les 32 bits en 4 fois, je pensais faire ça. Mais je ne sais pas trop comment faire en vhdl. J'ai pensé faire de la façon suivante.
vector 8bits --> registre à décalage-->comparaison
mais pour avoir les 32 bits à la valeur que je veux, s'est possible de faire des masques?
En faites je sais pas trop quoi mettre comment valeur au vector 8 bits.

[Jack]

Je pense qu'avant de te lancer dans ce problème, tu devrais te faire la main sur des exemples de base, genre décodeur, compteur sans puis avec préchargement.

Sinon je pense que te ne vas pas avancer, et c'est normal car le VHDL est quand même assez complexe à manier, et surtout à mettre au point. Les problèmes syntaxiques notamment ne sont pas évidents.

A+

[invite13633d19]

j'ai déjà fait quelques programmes de bases(registre parallèle, registre décalage,comparateur, diviseur de fréquence).
Mais j'ai du mal à voir le principe qui permet de passer de 8bits à 32bits.
quelqu'un serait m'indiquer quelques idées de la façon de procéder?

[jiherve]

Bonsoir
Ben dis donc y a du mail!
Une question : as tu la moindre formation en électronique car tes questions semblent montrer que non et cela rend la suite difficile.
Ce n'est tout de même pas difficile de charger des registres au moyen d'une RS232.
En version simple : émission d'une trame de N mots de 8 bits que l'on vient copier dans N registre 8 bits, la selection etant faite au moyen d'un decodage de compteur.
Compteur = 0 => écriture premier registre, compteur = compteur+1
Compteur = 1 => ecriture second registre, compteur = compteur+1
......
.....
Compteur = N-1 => écriture Nieme registre, compteur = 0
Bien sur cela ne fonctionne que si la période de répétition est supérieure à la durée cumulée de transmission et si l'ensemble est synchronisé, il faut donc générer un signal de raz qui corresponde au trou dans la transmission situé entre deux trames.
cette stratégie est la plus primaire qui soit.
JR

[invite13633d19]

j'ai une formation génie électrique. Je n'ai pas ou très peu d'expérience en électronique.
Je ne veux pas utiliser de RS232 mais un USB à la place.
Merci pour l'explication, je vais voir ce que je peux faire.

[Jack]

Je dirais que la difficulté d'implanter l'usb dans ton fpga est 100 fois plus compliqué que l'implantation d'une simple liaison série.

A+

[invite13633d19]

Je voudrais savoir. J'ai 12 variables qui doit être modifiable en entrée.
est-ce qu'il est possible de modifier les 12 variables en ayant moins d'entrées?
si oui comment?

[Jack]

Je voudrais savoir. J'ai 12 variables qui doit être modifiable en entrée.
est-ce qu'il est possible de modifier les 12 variables en ayant moins d'entrées?
si oui comment?

Donne un exemple parce que je ne comprends rien à ton problème.

A+

[invite13633d19]

Je suis toujours sur le séquenceur en vhdl(l'image du chronogramme).
Par exemple, avec 2 variables en entrée est ce que je peux modifier le temps de mise à 1 et de mise à 0 de mes 6 signaux.

[Jack]

Avec n variables, tu peut distiguer 2ⁿ cas. Il suffit donc d'implémenter un démultiplexeur dans ce cas.

A+

[invite13633d19]

Juste un petit soucis (toujours en vhdl).
J'arrive à reconstituer un mot de 8 bits à partir de 4 registres de 2bits.
Par contre ,j'arrive à le faire seulement en std_logic_vector
add1(1 downto 0)<= reg0;
add1(3 downto 2)<= reg1;
add1(5 downto 4)<= reg2;
add1(7 downto 6)<= reg3;

J'ai essayé en integer de façon similaire mais ça ne marche pas.
add1(0 to 4)<= reg0;
add1(5 to 15)<= reg1;
add1(16 to 63)<= reg2;
add1(64 to 255)<= reg3;
où est l'erreur?
add1 is not a subprogram, a type, or an array object??

[invite13633d19]

si je veux ajouter un bit de start et de stop.
Suis je obligé de vérifier la parité des bits?

[invite13633d19]

(monologue)

est ce qu'il est possible de convertir un nombre décimal en bianaire
en VHDL?

merci à ceux qui auront le courage de répondre

[jiherve]

si je veux ajouter un bit de start et de stop.
Suis je obligé de vérifier la parité des bits?

Bonsoir
Non car ils ne font pas partie du message , c'est l'emballage!

est ce qu'il est possible de convertir un nombre décimal en bianaire
en VHDL?

Oui sans aucun doute!
En logique binaire un nombre est toujours représenté en binaire donc il faudrait préciser, chercherais tu un convertisseur BCD binaire ?
JR

[invite13633d19]

en faites le plus simple serait de savoir comment écrire les lignes de codes suivantes en "integer" au lieu de "std_logic_vector"
q (31 downto 24)<=r(7 downto 0);
q (23 downto 16)<=s(7 downto 0);
q (15 downto 8)<=t(7 downto 0);
q (7 downto 0)<=u(7 downto 0);

sinon je préfère ajouter des lignes de code en VHDL plutôt que d'ajouter un composant pour la conversion