Aide VHDL matrice

[invite8206142f]

Bonjour a vous tous,

Je dois faire une matrice de cellule (N*N).

J'ai fais le code de la cellule, tester une matrice 2*2 en dure mais je dois faire maintenant une matrice N*N.

Je dois donc utiliser les option "generate" et "generic" dans ce code mais j'ai du mal a comprendre leur utilisation.

si vous avez deux trois exemple je serai preneur,

si vous avez besoin de plus de détail n'hésitez pas a demander,

merci d'avance de votre coup de main,

David.

edit :

en gros ceci est ma cellule :

component cell is
port( RST, CLK,
DNi, DSi, DEi, DWi : in std_logic;
DNo, DSo, DEo, DWo : out std_logic);
end component;

merci encore !
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[invite8206142f]

de même ...

comment déclarer les "port" de mon entité matrix N*N ? si je ne connais pas N (le nombre d'entré/sortie vas varier en fct de N ...).

ex :
entity SYNCH_N_N is

port(...);

end entity SYNCH_N_N;

merci encore de votre aide car je suis un peu perdu .

[jiherve]

Bonjour
Tu déclares un generic : size par exemple
ton composant est alors:
entity cell is
generic( size : integer range 1 to size_max);
port( RST, CLK,
DNi, DSi, DEi, DWi : in std_logic_vector(size -1 downto 0);
DNo, DSo, DEo, DWo : out std_logic_vector(size -1 downto 0));
end entity;

et pour le code tu écris:

lbl1 : for in in 0 to size-1 generate
blabla blabla...
end generate lbl1;
le label est obligatoire.
JR

[invite8206142f]

super merci beaucoup !

J'ai une magnifique immense matrice mainenant ! mais mon pc lague du coup ...

a+

[A voir en vidéo sur Futura]