Bonjour,
Est ce que quelqu'un aurait une expérience en VHDL sur des Xilinx et leur IDE (ISE V10.1) ?
Je cherche, sur un XCR3064XL, à "forcer" l'utilisation de certaines macrocells, car il me remplit (et même m'indique que y'en a trop) certaines function block alors qu'il reste des macrocells de libre dans d'autres...
D'ailleurs, il me fit bien l'ensemble, sans warnings, alors que c'est pas bon du tout, bizare.
Yvan
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