design de mémoire buffer VHDL

[invitea29052e7]

Bonjour à toutes et à tous,

J'ai un problème concernant le design d'une mémoire tampon en vhdl (carte spartan3E).

Mes données arrivent sur 4 voies de type std_logic_vector(11 downto 0) à une fréquence de 50 MHz.
Je souhaite utiliser une FIFO pour chaque voie puis augmenter leur fréquence en lecture pour pouvoir transférer les informations à une seule RAM. La RAM sera divisée en 4 pour accueillir chacune des voies.
J'utilise un MUX 4->1 pour sélectionner la voie et un compteur pour dédier une plage d'adresses dans la RAM à une voie.
Je pensais utiliser Core Generator pour créer les FIFOs et la RAM.

Mon problème reste que je ne vois pas comment mettre en place cette solution.
Comment choisir width/depth des FIFOs et RAM?
Fréquence en lecture des FIFOs? 200 MHz?
Comment contrôler les échanges d'informations?
Comment mettre en œuvre cette solution finalement?

J'espère qu'une personne pourra m'aider ou à défaut me donner d'autres pistes.
Cordialement
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[jiherve]

Bonsoir,
Oui il faudra depiler tes FIFO à 200MHz, en sont elles capables ?Leur profondeur c'est un problème de baignoire : debit du robinet (l'entrée) debit de la bonde (la sortie) comme tu auras du temps port aux commutations il faudra prevoir en conséquence.
Ton problème ne peut se résoudre avec aussi peu d'informations :
Reçois tu en permanence ?
y a t il une trame, les infos sont elles synchrones etc etc?
JR

[invitea29052e7]

Bonjour,

Je pense qu'il n'y a pas de problème pour dépiler les FIFOs à 200 MHz, je génère une FIFO avec 2 horloges indépendantes en lecture et écriture avec fifo generator.
Je cherche à réaliser un oscilloscope numérique. Mes données sortent en permanence d'un ADC sur 4 voies LVDS par trame de 12 bits. Je convertie ensuite chacune des voies (série vers parallèle). Et c'est à ce stade qu'interviennent les FIFOs...