aide sur programme en language VHDL
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aide sur programme en language VHDL



  1. #1
    inviteeab0141b

    aide sur programme en language VHDL


    ------

    Bonjour,

    Pour mon projet BTS de cette année,

    je dois écrire un programme générant les signaux de commande des convertisseurs afin de distribuer les données numérique pour les restituer analogiquement. Bien sur elles sont gardées dans une mémoire RAM non volatile.
    On passe donc par un EPM7128 de chez ALTERA!

    Ce qu'il faut que l'on fasse c'est se servir des 3 programmes pour soit lire soit écrire dans la mémoire grâce à un interrupteur lancement écriture ou lecture qui agira directement de façon graphique ou texte dans maxplus II que l'on utilise pour cela.

    Comment faire pour que si E/L=1 qui selectionne l'écriture dans la mémoire et le programme qui convient par exemple commandecan et pour E/L=0 qui sélectionne la lecture dans la mémoire et sélectionne commandejof.

    Si vous avez une idée

    -----
    Fichiers attachés Fichiers attachés

  2. #2
    inviteeab0141b

    Re : aide sur programme en language VHDL

    Plus précisement,

    Je dois sélectionner un programme à partir d'une variable EL (enregistrement/lecture).

    Exemple : un programme en language C peut faire intervenir par une condition un autre programme(ou sous programme).

    En l'occurrance, ceci ne marche pas en VHDL, HELP ME

  3. #3
    jiherve

    Re : aide sur programme en language VHDL

    Bonsoir,
    C'est bourré d'erreurs!
    Liste de sensibilité incomplète!
    comptage: PROCESS(ech)
    il faut comptage: PROCESS(ech,lan)
    Pas d'initialisation.
    Bardée de If Then a remplacer par un case.
    IF compte=9 THEN compte<="0000";
    END IF;
    IF (compte=0) THEN EC<='0';
    END IF;
    IF (compte=0) THEN OEM<='1';
    END IF;
    case compte is
    when 9 =>
    compte <=(others => '0'); ...
    ...
    Recode et reviens.
    JR
    l'électronique c'est pas du vaudou!

  4. #4
    inviteeab0141b

    Re : aide sur programme en language VHDL

    Je suis entièrement d'accord. Sauf que du fait de mes 2 ou 3 semaines de projets et mon court assez mince sur le language VHDL avec quelques exemples ne m'ont pas permit d'apprendre la structure case.
    Pourriez-vous me la détailler?

    Merci d'avance

  5. A voir en vidéo sur Futura

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