Loop,fpga

[elec_cup]

Bonjour,

j'ai b="1011";

Comme faire une boucle allant de 0 à b ?

for i in 0 to b ==>Ceci indique une erreur.
Doit-on convertir b en integrer ?
On m'a dit c(par exemple)<=to_integer(b);
Mais ça ne fonctionne pas !!
HELPPPPP !!

Merci

DELALIN Ambroise
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[jiherve]

Bonsoir
si b est un std_logic_vector alors il faut écrire:
to_integer(unsigned(b))
avec les bonnes librairies:
library IEEE,work;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
JR

[elec_cup]

Bonjour,

library ieee, work;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
-------------------------------------
entity sinus is
port(
a : std_logic_vector :="0110"
);
end entity;

architecture archsinus of sinus is
signal b : integer :=0;

begin
b<=to_integer(unsigned(a));
end archsinus;

Certes, mais le logiciel me renvoi une erreur du type :

** Error: C:/Documents and Settings/ambroise.delalin/Bureau/Nouveau dossier/sinus.vhd(17): (vcom-1078) Identifier "unsigned" is not directly visible.
Potentially visible declarations are:
ieee.std_logic_arith.unsigned (type declaration)
ieee.numeric_std.unsigned (type declaration)
** Error: C:/Documents and Settings/ambroise.delalin/Bureau/Nouveau dossier/sinus.vhd(18): VHDL Compiler exiting

==>Je ne comprend pas !!

Ensuite, je voudrais comprendre un peu plus l'utilisation du port map. Lorsque nous faisons port map (c<=b), 'b' est un signal dans l'architecture d'une entité ( exemple: signal b : std_logic), et donc 'c' sera l'image de 'b' (b=c) dans une autre entité. 'c' doit-il être necessairement dans les déclarations du port() de l'entité ?
Pourquoi ne peut-on pas faire de port map entre deux signaux interne de deux architectures d'entités différentes ?
J'appelle signal lorsque ceci sont déclarer comme celà dans une architecture:
signal b : std_logic :='0';

Ensuite, lorque nous déclarons les port() d'une entité, comment comprend le logiciel lorsque nous écrivons :
port(
a : std_logic
);
Il n'y a pas de in ou out.

Cordialement

DELALIN Ambroise

[stefjm]

Ensuite, je voudrais comprendre un peu plus l'utilisation du port map. Lorsque nous faisons port map (c<=b), 'b' est un signal dans l'architecture d'une entité ( exemple: signal b : std_logic), et donc 'c' sera l'image de 'b' (b=c) dans une autre entité. 'c' doit-il être necessairement dans les déclarations du port() de l'entité ?

port map (pin_name => signal_name,...)

pin_name : Signal de niveau hiérarchique inférieur. C'est un signal d'entrée-sortie du composant qu'on instancie. (donc déclaré dans l'entity et le component de ce composant)

signal_name : Signal de niveau hiérarchique supérieur. Ce peut être un signal interne ou bien un signal d'entrée sortie de l'entity de niveau supérieur.

Pourquoi ne peut-on pas faire de port map entre deux signaux interne de deux architectures d'entités différentes ?

Parce qu'il faudrait qu'ils sortent de l'architecture et par définition, un signal interne est interne!
Seuls les signaux de l'entity sont connectables lors d'une instanciation.

J'appelle signal lorsque ceci sont déclarer comme celà dans une architecture:
signal b : std_logic :='0';

Pourquoi :=0 ?
Un signal interne est connecté des deux cotés dans l'architecture.
b= ...;
...=b;

Ensuite, lorque nous déclarons les port() d'une entité, comment comprend le logiciel lorsque nous écrivons :
port(
a : std_logic
);
Il n'y a pas de in ou out.

Je ne comprends pas pourquoi vous ne mettez pas l'un des sens suivants : in, out, inout, buffer.

Cordialement.

[A voir en vidéo sur Futura]

[jiherve]

Bonsoir,
très joli overloading!

use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;-- ne sert à rien compte tenu des 2 autres librairies
use ieee.std_logic_unsigned.all;-- idem

En fait tu as créé une ambiguité donc tu retires ces librairies, et comme le signale stefjm il faut préciser le sens des ports d'une entité si port il y a.
JR