Bonjour,
étudiant en Master II en électronique, j'ai quelques difficultés.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
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entity cna is
port(
impulsion : in std_logic_vector (3 downto 0);
sortie : out std_logic
);
end cna;
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architecture cn of cna is
begin
process(impulsion)
variable impul : std_logic_vector (3 downto 0):="1000";
begin
if impulsion>impul then
impul<=impul+impul/2;
elsif impulsion<impul then
impul<=impul-impul/2;
end if;
sortie<=impul;
end process;
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process(sortie)
begin
end process;
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end cn;
1)J'initialise impul à la moitié de la valeur de impulsion. Logique !!
2)Comment faire pour que la sortie ne prenne pas la valeur à chaque changement de impul, mais une fois que le impul est bien determiné, au dernier LSB près !
Merci de vos réponses.
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