Fpga et frequence

[invitefbe9ec51]

Bonjour,

Une petite question me taraude l'esprit concernant le fonctionnement d'un fpga en fonction de la fréquence. Imaginons un projet VHDL simple, qui a pour but le codage de trois portes logiques successives... ( inverter 1entree/1 sortie)
Le schéma logique crée par le compilation (Quartus, modelsim,..) donne exactement trois portes logiques mises a la chaine :


IN -> PorteA ->PorteB -> PorteC OUT

->>Est ce que, comme je l'ai compris, la sortie de chaque portes va être mise a jour a chaque battement de l'horloge ?

merci d'avance
joseph
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[invitee05a3fcc]

Si tu fais le même montage avec 3 portes d'un 74HC04 , comment est faite la mise à jour de la sortie de la troisième porte en fonction de chaque battement de l'horloge en entrée de la première porte ? C'est pareil pour un FPGA

[jiherve]

Bonsoir,
Si la logique est combinatoire alors il n'y a pas d'horloge et donc ta chaine changera d’état en fonction des temps de propagation de chaque porte.
En VHDL (simulé) il existe un minimum qui est un delta, mais cela n'est vrai qu'en simulation, dans la vraie vie il faut additionner les temps propres à chaque porte et un temps lié au routage dans le FPGA.
En simulation bien faire attention à la liste de sensibilité, je sais, je cause chinois!
JR

[invitefbe9ec51]

oki !!!!!!!!!!!

merci !

[A voir en vidéo sur Futura]